JPH06196999A - 遷移制御オフチップドライバ回路およびその動作方法 - Google Patents
遷移制御オフチップドライバ回路およびその動作方法Info
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- JPH06196999A JPH06196999A JP5210094A JP21009493A JPH06196999A JP H06196999 A JPH06196999 A JP H06196999A JP 5210094 A JP5210094 A JP 5210094A JP 21009493 A JP21009493 A JP 21009493A JP H06196999 A JPH06196999 A JP H06196999A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【目的】 遷移制御オフチップドライバ回路とその動作
方法を提供する。 【構成】 オフチップドライバ回路９６は、出力プルア
ップ／プルダウン・デバイス１０２，１０４のターンオ
ンを制御し、ターンオフは制御しない。ＤＣ電力をほと
んど消費しないＡＣ電圧基準回路１４６は、遷移の際に
制御するために基準電圧を供給する。ターンオン制御
は、遷移の際に電力を消費し、出力帰還を用いないで遷
移が完了すると終了する。
方法を提供する。 【構成】 オフチップドライバ回路９６は、出力プルア
ップ／プルダウン・デバイス１０２，１０４のターンオ
ンを制御し、ターンオフは制御しない。ＤＣ電力をほと
んど消費しないＡＣ電圧基準回路１４６は、遷移の際に
制御するために基準電圧を供給する。ターンオン制御
は、遷移の際に電力を消費し、出力帰還を用いないで遷
移が完了すると終了する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にオフチップド
ライバ回路とその動作方法、より詳細には、ＤＣ電力消
費の無い改善された遷移制御オフチップドライバ回路に
関する。
ライバ回路とその動作方法、より詳細には、ＤＣ電力消
費の無い改善された遷移制御オフチップドライバ回路に
関する。
【０００２】
【従来の技術】近年、電力をほとんど消費せず、製造お
よび動作条件が変化しても予想される性能を発揮し、ド
ライバ回路によって引き起こされるオンチップ・ノイズ
を削減するオフチップドライバ回路（ＯＣＤ）の必要性
が増大している。これは、バッテリ電力の保存が要求さ
れる一方で性能品質を犠牲にしないラップトップ・コン
ピュータ市場において特に顕著である。
よび動作条件が変化しても予想される性能を発揮し、ド
ライバ回路によって引き起こされるオンチップ・ノイズ
を削減するオフチップドライバ回路（ＯＣＤ）の必要性
が増大している。これは、バッテリ電力の保存が要求さ
れる一方で性能品質を犠牲にしないラップトップ・コン
ピュータ市場において特に顕著である。
【０００３】特にＣＭＯＳ技術を用いるドライバ回路に
おける最近の技術革新は、製造および動作条件が大きく
変化する局面においても、予期される性能を引き出すこ
とができるような回路の実現に重点が置かれてきた。こ
れは、ベストケースおよびワーストケースの特性、すな
わち最高速応答時間および最低速応答時間の各々を補償
することによって、ドライバ回路内の出力デバイスの遷
移を制御することにより達成された。
おける最近の技術革新は、製造および動作条件が大きく
変化する局面においても、予期される性能を引き出すこ
とができるような回路の実現に重点が置かれてきた。こ
れは、ベストケースおよびワーストケースの特性、すな
わち最高速応答時間および最低速応答時間の各々を補償
することによって、ドライバ回路内の出力デバイスの遷
移を制御することにより達成された。
【０００４】米国特許第４，９７５，５９９号明細書
は、このような遷移制御技術を開示している。この明細
書では、ドライバ回路の出力デバイスの高速ターンオン
を阻止し低速ターンオンを助長するための回路が追加さ
れている。また、遷移が完了した後に補償をディスエー
ブルするために、出力帰還が用いられている。
は、このような遷移制御技術を開示している。この明細
書では、ドライバ回路の出力デバイスの高速ターンオン
を阻止し低速ターンオンを助長するための回路が追加さ
れている。また、遷移が完了した後に補償をディスエー
ブルするために、出力帰還が用いられている。
【０００５】
【発明が解決しようとする課題】前述の従来の方法は、
オフチップドライバ回路の性能を効果的に制御するが、
一方でラップトップ・コンピュータ市場におけるような
ＤＣ電力無消費およびノイズ削減が要求される分野には
必ずしも最適ではない。この理由として、第１に電源か
らグランドまで、および幾つかのトランジスタの経路内
でＤＣ電力が消費され、第２に遷移が完了した後の終了
制御に帰還を用いるために、チップ内にノイズが発生す
るということが挙げられる。
オフチップドライバ回路の性能を効果的に制御するが、
一方でラップトップ・コンピュータ市場におけるような
ＤＣ電力無消費およびノイズ削減が要求される分野には
必ずしも最適ではない。この理由として、第１に電源か
らグランドまで、および幾つかのトランジスタの経路内
でＤＣ電力が消費され、第２に遷移が完了した後の終了
制御に帰還を用いるために、チップ内にノイズが発生す
るということが挙げられる。
【０００６】他の従来の遷移制御技術は、米国特許第
５，０１７，８０７号明細書に開示されている。この明
細書によると、抵抗とコンデンサの回路網を用いて遷移
およびノイズを制御している。しかしながら、このよう
な技術は、ＤＣ電力を消費し、ドライバ出力デバイスの
ターンオフおよびターンオンを制御している。ターンオ
フを制御することによって、両方の出力デバイスは、同
時にオンになり、不必要な電力を消費することになる。
５，０１７，８０７号明細書に開示されている。この明
細書によると、抵抗とコンデンサの回路網を用いて遷移
およびノイズを制御している。しかしながら、このよう
な技術は、ＤＣ電力を消費し、ドライバ出力デバイスの
ターンオフおよびターンオンを制御している。ターンオ
フを制御することによって、両方の出力デバイスは、同
時にオンになり、不必要な電力を消費することになる。
【０００７】従来の技術は、オフチップドライバ回路か
らより均一な性能を引き出すために効果的な遷移制御技
術を提供する一方で、不必要なＤＣ電力を消費し、ドラ
イバ出力デバイスのターンオンとターンオフの両方を制
御し、２つのドライバ出力デバイスを同時にオンするこ
ともあり、帰還の使用による不必要なノイズを発生す
る。ラップトップ市場におけるマイクロプロセッサは、
このような条件のもとでは必ずしも最適な動作をすると
は限らない。したがって、ＤＣ電力を消費せず、出力デ
バイスのターンオンを制御するがターンオフは制御せ
ず、出力帰還ノイズを削減するオフチップドライバ回路
が要求されている。
らより均一な性能を引き出すために効果的な遷移制御技
術を提供する一方で、不必要なＤＣ電力を消費し、ドラ
イバ出力デバイスのターンオンとターンオフの両方を制
御し、２つのドライバ出力デバイスを同時にオンするこ
ともあり、帰還の使用による不必要なノイズを発生す
る。ラップトップ市場におけるマイクロプロセッサは、
このような条件のもとでは必ずしも最適な動作をすると
は限らない。したがって、ＤＣ電力を消費せず、出力デ
バイスのターンオンを制御するがターンオフは制御せ
ず、出力帰還ノイズを削減するオフチップドライバ回路
が要求されている。
【０００８】
【課題を解決するための手段】要約すると、本発明はこ
れらの要求を満たし、改善されたオフチップドライバ回
路とその動作方法によって前述の欠点を克服する。ドラ
イバ出力デバイスのターンオンの制御には、既知の技術
が用いられる。基本的なドライバ回路は、ドライバ出力
デバイスのターンオフを制御するために変形される。遷
移制御での当該ドライバ出力デバイスをターンオンする
際に、基準電圧を供給するＡＣ電圧基準回路が追加する
ことによって、ＤＣ電力の無消費が実現される。遷移が
完了するまでに、ＡＣ基準電圧が消費されて、効果的に
制御を終了する。遷移が完了した後、制御を終了させる
機構である出力帰還を除去することによって、ノイズは
ほぼ削減される。
れらの要求を満たし、改善されたオフチップドライバ回
路とその動作方法によって前述の欠点を克服する。ドラ
イバ出力デバイスのターンオンの制御には、既知の技術
が用いられる。基本的なドライバ回路は、ドライバ出力
デバイスのターンオフを制御するために変形される。遷
移制御での当該ドライバ出力デバイスをターンオンする
際に、基準電圧を供給するＡＣ電圧基準回路が追加する
ことによって、ＤＣ電力の無消費が実現される。遷移が
完了するまでに、ＡＣ基準電圧が消費されて、効果的に
制御を終了する。遷移が完了した後、制御を終了させる
機構である出力帰還を除去することによって、ノイズは
ほぼ削減される。
【０００９】
【実施例】図１は、米国特許第４，９７５，５９９号明
細書に開示されているＣＭＯＳ遷移制御オフチップドラ
イバ回路１０の構成を示す。なお、この米国特許明細書
の内容は本願明細書中に利用される。
細書に開示されているＣＭＯＳ遷移制御オフチップドラ
イバ回路１０の構成を示す。なお、この米国特許明細書
の内容は本願明細書中に利用される。
【００１０】従来のドライバ回路１２は、オフチップ負
荷１４をドライブし、受信回路１６にも接続されてい
る。ドライバ回路１２は、負荷１４をドライブするため
に、普通に結合されたプルアップＰ／ＦＥＴトランジス
タ１８およびプルダウンＮ／ＦＥＴトランジスタ２０を
含む。トランジスタ１８は、図１に示すように接続され
ているトランジスタ２２および２４によってターンオン
され、トランジスタ２６および２８によってターンオフ
される。トランジスタ２２，２４，２６および２８は、
標準的なＮＡＮＤゲート３０を形成している。同様に、
トランジスタ２０は、図１に示すように接続されている
トランジスタ３２および３４によってターンオンされ、
トランジスタ３６および３８によってターンオフされ
る。トランジスタ３２，３４，３６および３８は、標準
的なＮＯＲゲート４０を形成している。
荷１４をドライブし、受信回路１６にも接続されてい
る。ドライバ回路１２は、負荷１４をドライブするため
に、普通に結合されたプルアップＰ／ＦＥＴトランジス
タ１８およびプルダウンＮ／ＦＥＴトランジスタ２０を
含む。トランジスタ１８は、図１に示すように接続され
ているトランジスタ２２および２４によってターンオン
され、トランジスタ２６および２８によってターンオフ
される。トランジスタ２２，２４，２６および２８は、
標準的なＮＡＮＤゲート３０を形成している。同様に、
トランジスタ２０は、図１に示すように接続されている
トランジスタ３２および３４によってターンオンされ、
トランジスタ３６および３８によってターンオフされ
る。トランジスタ３２，３４，３６および３８は、標準
的なＮＯＲゲート４０を形成している。
【００１１】トランジスタ２２と２６およびトランジス
タ３４と３６を動作させる信号は、入力源４２によって
供給される。周知のように、信号がトランジスタ２２お
よび３４に供給されると、トランジスタ２２がターンオ
ンしてプルアップ・トランジスタ１８がターンオンし、
またはトランジスタ３４がターンオンしてプルダウン・
トランジスタ２０がターンオンし、負荷１４および受信
回路１６に電圧が供給される。受信回路１６は、双方向
入出力回路の受信部であり、オンチップ負荷４４および
遅延ライン４６をドライブする。トランジスタ１８およ
び２０は、受信回路１６にも信号を供給している。この
受信回路１６は、直列に接続されたインバータ４８，５
０および５２と、インバータ５０と５２との間にタップ
出しされ、直列に接続されたインバータ５４および５６
とから成る。インバータ５６は、負荷４４に信号を供給
する。受信回路１６は、ドライバ回路１２が完全にオン
にスイッチする（すなわち遷移が完了する）ときを検出
するバッファとして動作し、ノード５８に出力信号を供
給する。遅延ライン４６は、直列に接続されたインバー
タ６０，６２，６４および６６から成り、ノード５８に
おける出力信号を受信する。遅延ライン４６は、トラン
ジスタ７０および７２のゲートに接続されたノード６８
に帰還信号を供給する。
タ３４と３６を動作させる信号は、入力源４２によって
供給される。周知のように、信号がトランジスタ２２お
よび３４に供給されると、トランジスタ２２がターンオ
ンしてプルアップ・トランジスタ１８がターンオンし、
またはトランジスタ３４がターンオンしてプルダウン・
トランジスタ２０がターンオンし、負荷１４および受信
回路１６に電圧が供給される。受信回路１６は、双方向
入出力回路の受信部であり、オンチップ負荷４４および
遅延ライン４６をドライブする。トランジスタ１８およ
び２０は、受信回路１６にも信号を供給している。この
受信回路１６は、直列に接続されたインバータ４８，５
０および５２と、インバータ５０と５２との間にタップ
出しされ、直列に接続されたインバータ５４および５６
とから成る。インバータ５６は、負荷４４に信号を供給
する。受信回路１６は、ドライバ回路１２が完全にオン
にスイッチする（すなわち遷移が完了する）ときを検出
するバッファとして動作し、ノード５８に出力信号を供
給する。遅延ライン４６は、直列に接続されたインバー
タ６０，６２，６４および６６から成り、ノード５８に
おける出力信号を受信する。遅延ライン４６は、トラン
ジスタ７０および７２のゲートに接続されたノード６８
に帰還信号を供給する。
【００１２】補償回路７３は、直列に接続されたＰ／Ｆ
ＥＴトランジスタ７４，７６，７８とトランジスタ８０
とを有する。図１に示すように、トランジスタ８０のゲ
ートは、トランジスタ７６と７８との間に接続され、こ
の２つのトランジスタは、分圧回路として動作する。ト
ランジスタ７４は、トランジスタ７６および７８のＤＣ
電流を遮断する目的だけのために、テスト状態のもとで
動作する。
ＥＴトランジスタ７４，７６，７８とトランジスタ８０
とを有する。図１に示すように、トランジスタ８０のゲ
ートは、トランジスタ７６と７８との間に接続され、こ
の２つのトランジスタは、分圧回路として動作する。ト
ランジスタ７４は、トランジスタ７６および７８のＤＣ
電流を遮断する目的だけのために、テスト状態のもとで
動作する。
【００１３】トランジスタ７０および８０の出力は、Ｎ
／ＦＥＴトランジスタ２２および２４の出力に併合さ
れ、これらの出力は互いに正反対の動作をする。すなわ
ち、トランジスタ２２および２４からの出力は、プルア
ップ・トランジスタ１８のターンオンに寄与し、一方ト
ランジスタ７０および８０の出力は、プルアップ・トラ
ンジスタ１８のターンオフに寄与する。トランジスタ７
０および８０は、トランジスタ２２および２４よりも弱
パワフルに構成されており、したがって、プルアップ・
トランジスタ１８の速いターンオンを遅くするため、ま
たは遅いターンオンを速くするためにだけ動作する。
／ＦＥＴトランジスタ２２および２４の出力に併合さ
れ、これらの出力は互いに正反対の動作をする。すなわ
ち、トランジスタ２２および２４からの出力は、プルア
ップ・トランジスタ１８のターンオンに寄与し、一方ト
ランジスタ７０および８０の出力は、プルアップ・トラ
ンジスタ１８のターンオフに寄与する。トランジスタ７
０および８０は、トランジスタ２２および２４よりも弱
パワフルに構成されており、したがって、プルアップ・
トランジスタ１８の速いターンオンを遅くするため、ま
たは遅いターンオンを速くするためにだけ動作する。
【００１４】補償回路８２は、補償回路７３と同じよう
に動作し、直列に接続されたＮ／ＦＥＴトランジスタ８
４，８６および８８を有する。トランジスタ９０のゲー
トは、図１に示すように、トランジスタ８４と８６との
間に接続され、この２つのトランジスタは分圧回路とし
て動作する。トランジスタ７２および９０の出力は、Ｐ
／ＦＥＴトランジスタ３２および３４の出力に併合さ
れ、トランジスタ３２および３４の出力とは正反対の動
作をし、プルダウン・トランジスタ２０のターンオフに
寄与する。トランジスタ２４および２８はイネーブル信
号９２を受け取るように接続され、またトランジスタ３
２および３８はノンイネーブル信号９４を受け取るよう
に接続されている。イネーブル信号９２およびノンイネ
ーブル信号９４は、技術上周知のように、ドライバ回路
１２の高インピーダンス状態への移行を可能にする。
に動作し、直列に接続されたＮ／ＦＥＴトランジスタ８
４，８６および８８を有する。トランジスタ９０のゲー
トは、図１に示すように、トランジスタ８４と８６との
間に接続され、この２つのトランジスタは分圧回路とし
て動作する。トランジスタ７２および９０の出力は、Ｐ
／ＦＥＴトランジスタ３２および３４の出力に併合さ
れ、トランジスタ３２および３４の出力とは正反対の動
作をし、プルダウン・トランジスタ２０のターンオフに
寄与する。トランジスタ２４および２８はイネーブル信
号９２を受け取るように接続され、またトランジスタ３
２および３８はノンイネーブル信号９４を受け取るよう
に接続されている。イネーブル信号９２およびノンイネ
ーブル信号９４は、技術上周知のように、ドライバ回路
１２の高インピーダンス状態への移行を可能にする。
【００１５】トランジスタ１８および２０のターンオン
速度は、ドライバ回路１２内のノイズ発生に直接影響を
及ぼす。すなわち、ターンオンが速くなればなるほど、
より多くのノイズが発生する。トランジスタ１８および
２０のターンオン速度は、ドライバ回路部品の製造およ
び動作変数に関係する。したがって、これらの性能可変
変数の補償によって、ターンオンの速度とターンオンに
よって発生されるノイズの制御も行われる。トランジス
タ２２および２４のより高速化に寄与する変数は、トラ
ンジスタ７０および８０のより高速化にも寄与する。ま
た、トランジスタ２２および２４のより低速化に寄与す
る変数は、トランジスタ７０および８０のより低速化に
も寄与する。
速度は、ドライバ回路１２内のノイズ発生に直接影響を
及ぼす。すなわち、ターンオンが速くなればなるほど、
より多くのノイズが発生する。トランジスタ１８および
２０のターンオン速度は、ドライバ回路部品の製造およ
び動作変数に関係する。したがって、これらの性能可変
変数の補償によって、ターンオンの速度とターンオンに
よって発生されるノイズの制御も行われる。トランジス
タ２２および２４のより高速化に寄与する変数は、トラ
ンジスタ７０および８０のより高速化にも寄与する。ま
た、トランジスタ２２および２４のより低速化に寄与す
る変数は、トランジスタ７０および８０のより低速化に
も寄与する。
【００１６】したがって、トランジスタ７０および８０
は、トランジスタ２２および２４よりも弱パワフルおよ
び高感度に構成されているので、遷移は効果的に制御さ
れる。また、プルダウン・トランジスタ２０も同様な遷
移制御を行っている。遷移が完了すると、ノード６８の
帰還は遷移制御のターンオフに用いられる。
は、トランジスタ２２および２４よりも弱パワフルおよ
び高感度に構成されているので、遷移は効果的に制御さ
れる。また、プルダウン・トランジスタ２０も同様な遷
移制御を行っている。遷移が完了すると、ノード６８の
帰還は遷移制御のターンオフに用いられる。
【００１７】図１のドライバ回路１２は遷移を制御する
間、ＤＣ電力が消費され、帰還によるノイズが発生す
る。ＤＣ電力は、トランジスタ７４，７６，７８、およ
びトランジスタ８４，８６，８８による経路を経て消費
され、トランジスタ８０，７０，２２，２４、およびト
ランジスタ３２，３４，７２，９０による経路によって
も消費される。遅延ライン４６を経た帰還経路によっ
て、遷移制御回路７３および８２は、遷移が完了した後
ターンオフできる。しかしながら、この帰還経路によっ
てドライバ回路１２内にノイズが発生する。
間、ＤＣ電力が消費され、帰還によるノイズが発生す
る。ＤＣ電力は、トランジスタ７４，７６，７８、およ
びトランジスタ８４，８６，８８による経路を経て消費
され、トランジスタ８０，７０，２２，２４、およびト
ランジスタ３２，３４，７２，９０による経路によって
も消費される。遅延ライン４６を経た帰還経路によっ
て、遷移制御回路７３および８２は、遷移が完了した後
ターンオフできる。しかしながら、この帰還経路によっ
てドライバ回路１２内にノイズが発生する。
【００１８】本発明は、帰還遅延ライン４６を除去する
ことによって、帰還によるドライバ回路１２内での不必
要なノイズを削減し、図１の遷移制御オフチップドライ
バ回路１０（ＯＣＤ）を改善する。前述したＤＣ電力消
費経路は、以下に示すようなＡＣ電圧基準回路を導入す
ることによって除去される。米国特許第４，９７５，５
９９号明細書には、基本的な補償技術が記載されている
けれども、補償回路７３および８２は除去される。受信
回路１６は、本発明の改善された回路に含めてもよい
し、含めなくてもよい。本発明の以下の説明では、受信
回路を含めていないが、受信回路を含めることができる
ことは理解できるであろう。
ことによって、帰還によるドライバ回路１２内での不必
要なノイズを削減し、図１の遷移制御オフチップドライ
バ回路１０（ＯＣＤ）を改善する。前述したＤＣ電力消
費経路は、以下に示すようなＡＣ電圧基準回路を導入す
ることによって除去される。米国特許第４，９７５，５
９９号明細書には、基本的な補償技術が記載されている
けれども、補償回路７３および８２は除去される。受信
回路１６は、本発明の改善された回路に含めてもよい
し、含めなくてもよい。本発明の以下の説明では、受信
回路を含めていないが、受信回路を含めることができる
ことは理解できるであろう。
【００１９】図２は、本発明により構成されたＣＭＯＳ
回路９６を示す。この回路９６は、ドライバ回路９８を
有し、オフチップ負荷１００をドライブする。図２に示
すようにドライバ回路９８は、電源１０３とオフチップ
負荷１００との間に接続されたプルアップＰ／ＦＥＴト
ランジスタ１０２、およびオフチップ負荷１００とグラ
ンドとの間に接続されたプルダウンＮ／ＦＥＴトランジ
スタ１０４を有する。これらトランジスタ１０２，１０
４は、オフチップ負荷１００をドライブするために結合
されている。トランジスタ１０２は、トランジスタ１０
６によってゲート１０８を経てターンオンされる。トラ
ンジスタ１１０は、図２に示すようなプルアップ・トラ
ンジスタ１０２のゲート１０８に接続され、トランジス
タ１０２をターンオフする。標準的なＮＯＲゲート１１
２は、ドライバ入力１１４と、反転入力信号ライン１１
６（ＯＣＤ入力信号１２４がインバータ１１８を通過す
る）および反転イネーブル信号ライン１２０（ＯＣＤイ
ネーブル信号１２６がインバータ１２２を通過する）と
の間に接続されている。
回路９６を示す。この回路９６は、ドライバ回路９８を
有し、オフチップ負荷１００をドライブする。図２に示
すようにドライバ回路９８は、電源１０３とオフチップ
負荷１００との間に接続されたプルアップＰ／ＦＥＴト
ランジスタ１０２、およびオフチップ負荷１００とグラ
ンドとの間に接続されたプルダウンＮ／ＦＥＴトランジ
スタ１０４を有する。これらトランジスタ１０２，１０
４は、オフチップ負荷１００をドライブするために結合
されている。トランジスタ１０２は、トランジスタ１０
６によってゲート１０８を経てターンオンされる。トラ
ンジスタ１１０は、図２に示すようなプルアップ・トラ
ンジスタ１０２のゲート１０８に接続され、トランジス
タ１０２をターンオフする。標準的なＮＯＲゲート１１
２は、ドライバ入力１１４と、反転入力信号ライン１１
６（ＯＣＤ入力信号１２４がインバータ１１８を通過す
る）および反転イネーブル信号ライン１２０（ＯＣＤイ
ネーブル信号１２６がインバータ１２２を通過する）と
の間に接続されている。
【００２０】同様に、トランジスタ１０４は、トランジ
スタ１２８によってゲート１３２を経てターンオンさ
れ、トランジスタ１３０によってゲート１３２を経てタ
ーンオフされる。標準的なＮＡＮＤゲート１３４は、ド
ライバ入力１３６と、反転入力信号ライン１１６および
イネーブル信号ライン１２１との間に接続されている。
スタ１２８によってゲート１３２を経てターンオンさ
れ、トランジスタ１３０によってゲート１３２を経てタ
ーンオフされる。標準的なＮＡＮＤゲート１３４は、ド
ライバ入力１３６と、反転入力信号ライン１１６および
イネーブル信号ライン１２１との間に接続されている。
【００２１】ターンオン電圧は、Ｎ／ＦＥＴトランジス
タ１０６およびＰ／ＦＥＴトランジスタ１４０により成
るプルアップ・プリドライブ回路１３８によってトラン
ジスタ１０２に供給される。トランジスタ１０６および
１４０は、互いに正反対の動作をし、トランジスタ１０
２のゲート１０８に供給される電圧を制御することによ
って、トランジスタ１０２のターンオンを制御する。ノ
ード１４２の基準電圧は、ＡＣ電圧基準回路１４６によ
ってトランジスタ１４０のゲート１４４に供給される。
ＡＣ電圧基準回路１４６は、分圧回路１４８、トランジ
スタ１５０および図２に示すように相互接続されたコン
デンサ１５２より成る。分圧回路１４８は、トランジス
タ１５４および１５６より成る。ＡＣ電圧基準アクティ
ベータ１５８は、ドライバ入力１１４に従ってＡＣ電圧
基準回路１４６をターンオンするように働き、直列に接
続されたトランジスタ１６０および１６２より成る。ア
クティベータ１５８は、標準的なインバータである。
タ１０６およびＰ／ＦＥＴトランジスタ１４０により成
るプルアップ・プリドライブ回路１３８によってトラン
ジスタ１０２に供給される。トランジスタ１０６および
１４０は、互いに正反対の動作をし、トランジスタ１０
２のゲート１０８に供給される電圧を制御することによ
って、トランジスタ１０２のターンオンを制御する。ノ
ード１４２の基準電圧は、ＡＣ電圧基準回路１４６によ
ってトランジスタ１４０のゲート１４４に供給される。
ＡＣ電圧基準回路１４６は、分圧回路１４８、トランジ
スタ１５０および図２に示すように相互接続されたコン
デンサ１５２より成る。分圧回路１４８は、トランジス
タ１５４および１５６より成る。ＡＣ電圧基準アクティ
ベータ１５８は、ドライバ入力１１４に従ってＡＣ電圧
基準回路１４６をターンオンするように働き、直列に接
続されたトランジスタ１６０および１６２より成る。ア
クティベータ１５８は、標準的なインバータである。
【００２２】同様に、ターンオン電圧は、直列に接続さ
れたＰ／ＦＥＴトランジスタ１２８およびＮ／ＦＥＴト
ランジスタ１６６より成るプルダウン・プリドライブ回
路１６４によってトランジスタ１０４に供給される。ノ
ード１６８の基準電圧は、ＡＣ電圧基準回路１７０によ
ってトランジスタ１６６のゲート１６７に供給される。
ＡＣ電圧基準回路１７０は、トランジスタ１７４および
１７６から成る分圧回路１７２、トランジスタ１７８、
および図２に示すように相互接続されたコンデンサ１８
０より成る。ＡＣ電圧基準アクティベータ１８２は、直
列に接続されたトランジスタ１８４および１８６より成
る。ＡＣ電圧基準回路１７０およびアクティベータ１８
２の機能は、ＡＣ電圧基準回路１４６およびアクティベ
ータ１５８の機能と同様である。
れたＰ／ＦＥＴトランジスタ１２８およびＮ／ＦＥＴト
ランジスタ１６６より成るプルダウン・プリドライブ回
路１６４によってトランジスタ１０４に供給される。ノ
ード１６８の基準電圧は、ＡＣ電圧基準回路１７０によ
ってトランジスタ１６６のゲート１６７に供給される。
ＡＣ電圧基準回路１７０は、トランジスタ１７４および
１７６から成る分圧回路１７２、トランジスタ１７８、
および図２に示すように相互接続されたコンデンサ１８
０より成る。ＡＣ電圧基準アクティベータ１８２は、直
列に接続されたトランジスタ１８４および１８６より成
る。ＡＣ電圧基準回路１７０およびアクティベータ１８
２の機能は、ＡＣ電圧基準回路１４６およびアクティベ
ータ１５８の機能と同様である。
【００２３】図２に示すＯＣＤ９６の動作を説明する。
この説明では、前の状態では負荷１００をドライブする
ノード１８８のＯＣＤ出力は“ロー”であり、現在“ハ
イ”にスイッチングしていると仮定する。これは、トラ
ンジスタ１０４がターンオフし、トランジスタ１０２が
ターンオンしていることを意味している。前の状態にお
いて、出力が“ロー”であったとき、トランジスタ１０
２はオフであり、トランジスタ１０４はオンであり、コ
ンデンサ１５２は充電されていた。同じように、“ハ
イ”への現在の遷移の間、コンデンサ１８０は“ロー”
への将来の遷移のための準備として充電し、プルダウン
・プリドライブ回路１６４のトランジスタ１６６にノー
ド１６８の基準電圧を供給する分圧回路１７２に電圧を
供給し、トランジスタ１２８および１６６の正反対の動
作によってトランジスタ１０４のターンオンを制御す
る。ひとたびコンデンサ１５２が前の状態において十分
に充電されたら、ドライバ回路９８内のプルアップ・ト
ランジスタ１０２に関連する部分は、“ハイ”への現在
の遷移まで電力を消費しない。
この説明では、前の状態では負荷１００をドライブする
ノード１８８のＯＣＤ出力は“ロー”であり、現在“ハ
イ”にスイッチングしていると仮定する。これは、トラ
ンジスタ１０４がターンオフし、トランジスタ１０２が
ターンオンしていることを意味している。前の状態にお
いて、出力が“ロー”であったとき、トランジスタ１０
２はオフであり、トランジスタ１０４はオンであり、コ
ンデンサ１５２は充電されていた。同じように、“ハ
イ”への現在の遷移の間、コンデンサ１８０は“ロー”
への将来の遷移のための準備として充電し、プルダウン
・プリドライブ回路１６４のトランジスタ１６６にノー
ド１６８の基準電圧を供給する分圧回路１７２に電圧を
供給し、トランジスタ１２８および１６６の正反対の動
作によってトランジスタ１０４のターンオンを制御す
る。ひとたびコンデンサ１５２が前の状態において十分
に充電されたら、ドライバ回路９８内のプルアップ・ト
ランジスタ１０２に関連する部分は、“ハイ”への現在
の遷移まで電力を消費しない。
【００２４】ＯＣＤ入力１２４が“ハイ”にスイッチす
ると、イネーブル信号１２６も“ハイ”になる。これら
の２つの信号は、それぞれインバータ１１８および１２
２により信号１１６および１２０に反転される。ＮＯＲ
ゲート１１２の入力が両方とも“ロー”であれば、ドラ
イバ入力１１４は“ハイ”になる。信号１１６および１
２１はＮＡＮＤゲート１３４を経てドライバ入力１３６
を“ハイ”にする。ドライバ入力１１４が“ハイ”のと
き、プルアップ・トランジスタ１０２がオンし、ドライ
バ入力１３６が“ロー”のとき、プルダウン・トランジ
スタ１０４がオンする。したがって、この説明では、ト
ランジスタ１０２はトランジスタ１０４がターンオフし
ている間にオンする。
ると、イネーブル信号１２６も“ハイ”になる。これら
の２つの信号は、それぞれインバータ１１８および１２
２により信号１１６および１２０に反転される。ＮＯＲ
ゲート１１２の入力が両方とも“ロー”であれば、ドラ
イバ入力１１４は“ハイ”になる。信号１１６および１
２１はＮＡＮＤゲート１３４を経てドライバ入力１３６
を“ハイ”にする。ドライバ入力１１４が“ハイ”のと
き、プルアップ・トランジスタ１０２がオンし、ドライ
バ入力１３６が“ロー”のとき、プルダウン・トランジ
スタ１０４がオンする。したがって、この説明では、ト
ランジスタ１０２はトランジスタ１０４がターンオフし
ている間にオンする。
【００２５】ドライバ入力１１４が“ハイ”のとき、ト
ランジスタ１１０をオンし、プルアップ・トランジスタ
１０２のゲート１０８に電圧を供給する。同時に、ドラ
イバ入力１１４は、ＡＣ電圧基準アクティベータ１５８
をにより、“ハイ”から“ロー”へ反転される。これに
よって、トランジスタ１５０は、コンデンサ５２がノー
ド１９０へ電圧を供給することを可能にしている。そし
て、分圧回路１４８は、ノード１４２にトランジスタ１
４０をターンオンする基準電圧を供給し、トランジスタ
１０２のターンオンを制御する。
ランジスタ１１０をオンし、プルアップ・トランジスタ
１０２のゲート１０８に電圧を供給する。同時に、ドラ
イバ入力１１４は、ＡＣ電圧基準アクティベータ１５８
をにより、“ハイ”から“ロー”へ反転される。これに
よって、トランジスタ１５０は、コンデンサ５２がノー
ド１９０へ電圧を供給することを可能にしている。そし
て、分圧回路１４８は、ノード１４２にトランジスタ１
４０をターンオンする基準電圧を供給し、トランジスタ
１０２のターンオンを制御する。
【００２６】トランジスタ１０２のターンオフに寄与す
るトランジスタ１４０は、トランジスタ１０６と正反対
の動作をする。その結果、トランジスタ１０２のターン
オンを制御する。その後、コンデンサ１５２によって供
給された電圧は消費され、トランジスタ１４０はその結
果にターンオフされ、プルアップ・トランジスタ１０２
のゲート１０８に供給される電圧の制御はなくなる。
るトランジスタ１４０は、トランジスタ１０６と正反対
の動作をする。その結果、トランジスタ１０２のターン
オンを制御する。その後、コンデンサ１５２によって供
給された電圧は消費され、トランジスタ１４０はその結
果にターンオフされ、プルアップ・トランジスタ１０２
のゲート１０８に供給される電圧の制御はなくなる。
【００２７】今、入力１２４は、“ロー”にスイッチさ
れ、トランジスタ１０２によって負荷１００に供給され
ているノード１８８の電圧をプルダウンするためにプル
アップ・トランジスタ１０２のターンオフおよびプルダ
ウン・トランジスタ１０４のターンオンを必要とするも
のとする。トランジスタ１０２および１０４が、遷移の
際に同時にオンすること、したがって不必要な電力消費
を避けるために、一方がターンオン制御されている間
に、他方は急激にターンオフしなければならない。この
説明において、これはトランジスタ１２８および１６６
の正反対の動作によって、トランジスタ１０４がターン
オン制御されるときに、トランジスタ１０２を急激にタ
ーンオフしなければならないことを意味している。
れ、トランジスタ１０２によって負荷１００に供給され
ているノード１８８の電圧をプルダウンするためにプル
アップ・トランジスタ１０２のターンオフおよびプルダ
ウン・トランジスタ１０４のターンオンを必要とするも
のとする。トランジスタ１０２および１０４が、遷移の
際に同時にオンすること、したがって不必要な電力消費
を避けるために、一方がターンオン制御されている間
に、他方は急激にターンオフしなければならない。この
説明において、これはトランジスタ１２８および１６６
の正反対の動作によって、トランジスタ１０４がターン
オン制御されるときに、トランジスタ１０２を急激にタ
ーンオフしなければならないことを意味している。
【００２８】プルアップ・トランジスタ１０２は、トラ
ンジスタ１１０を用いることによって、急激にターンオ
フされる。入力信号１２４が“ロー”になると、トラン
ジスタ１０６および１４０はターンオフされ、トランジ
スタ１１０はターンオンされる。これによって、トラン
ジスタ１０２は制御なしで急激にターンオフされる。同
時におよび前述したトランジスタ１０２のターンオンの
制御と同じように、トランジスタ１０４のターンオンは
制御される。ＯＣＤの入力１２４が“ロー”およびイネ
ーブル信号１２６が“ハイ”のとき、ドライバ入力１３
６は“ロー”になる。これによりアクティベータ１８２
が、ＡＣ電圧基準回路１７０を起動させ、トランジスタ
１６６に基準電圧を供給することによって制御が始ま
る。ターンオン・トランジスタ１２８が、プルダウン・
トランジスタ１０４をターンオンしようとするとき、ト
ランジスタ１６６はトランジスタ１２８とは正反対の動
作をする。このようにして、トランジスタ１０４のター
ンオンは制御される。
ンジスタ１１０を用いることによって、急激にターンオ
フされる。入力信号１２４が“ロー”になると、トラン
ジスタ１０６および１４０はターンオフされ、トランジ
スタ１１０はターンオンされる。これによって、トラン
ジスタ１０２は制御なしで急激にターンオフされる。同
時におよび前述したトランジスタ１０２のターンオンの
制御と同じように、トランジスタ１０４のターンオンは
制御される。ＯＣＤの入力１２４が“ロー”およびイネ
ーブル信号１２６が“ハイ”のとき、ドライバ入力１３
６は“ロー”になる。これによりアクティベータ１８２
が、ＡＣ電圧基準回路１７０を起動させ、トランジスタ
１６６に基準電圧を供給することによって制御が始ま
る。ターンオン・トランジスタ１２８が、プルダウン・
トランジスタ１０４をターンオンしようとするとき、ト
ランジスタ１６６はトランジスタ１２８とは正反対の動
作をする。このようにして、トランジスタ１０４のター
ンオンは制御される。
【００２９】本発明の好適な実施例においては、図２に
示すＯＣＤ９６は、イネーブル信号１２６を“ロー”に
することにより、高インピーダンス状態にできることに
留意すべきである。これによって、コンデンサ１５２お
よび１８０は充電され、ＯＣＤ回路９６は、次の入力信
号１２４が“ハイ”または“ロー”にかかわらず、この
信号１２４を処理する準備をする。図３は、ＯＣＤ入力
信号１２４と、イネーブル信号１２６と、ノード１８８
のＯＣＤ出力との真理値表を示している。
示すＯＣＤ９６は、イネーブル信号１２６を“ロー”に
することにより、高インピーダンス状態にできることに
留意すべきである。これによって、コンデンサ１５２お
よび１８０は充電され、ＯＣＤ回路９６は、次の入力信
号１２４が“ハイ”または“ロー”にかかわらず、この
信号１２４を処理する準備をする。図３は、ＯＣＤ入力
信号１２４と、イネーブル信号１２６と、ノード１８８
のＯＣＤ出力との真理値表を示している。
【００３０】
【発明の効果】本発明は、ＤＣ電力消費がゼロのオフチ
ップドライバ回路を提供することにより最新の技術を進
歩させ、出力帰還ノイズを削減し、このような回路に一
般的に用いられているプルアップ／プルダウン・デバイ
スを急激にターンオフする。また本発明は、出力デバイ
スのターンオンを制御するＡＣ電圧基準回路を利用する
ことにより、ＤＣ電力の消費を避ける。出力帰還ノイズ
は、遷移制御を停止するために出力帰還を用いないこと
により削減される。プルアップ／プルダウン・デバイス
の急激なターンオフは、１つのトランジスタによって行
われる。さらに、ターンオンの制御と組み合わせてこの
ような急激なターンオフを用いることによって、プルア
ップ／プルダウン・デバイスを同時にオンするような不
必要な電力の消費を避けることができる。
ップドライバ回路を提供することにより最新の技術を進
歩させ、出力帰還ノイズを削減し、このような回路に一
般的に用いられているプルアップ／プルダウン・デバイ
スを急激にターンオフする。また本発明は、出力デバイ
スのターンオンを制御するＡＣ電圧基準回路を利用する
ことにより、ＤＣ電力の消費を避ける。出力帰還ノイズ
は、遷移制御を停止するために出力帰還を用いないこと
により削減される。プルアップ／プルダウン・デバイス
の急激なターンオフは、１つのトランジスタによって行
われる。さらに、ターンオンの制御と組み合わせてこの
ような急激なターンオフを用いることによって、プルア
ップ／プルダウン・デバイスを同時にオンするような不
必要な電力の消費を避けることができる。
【図１】従来の遷移制御オフチップドライバ回路を示す
図である。
図である。
【図２】本発明の遷移制御オフチップドライバ回路を示
す図である。
す図である。
【図３】図２のオフチップドライバ回路の真理値表であ
る。
る。
１０ オフチップドライバ回路 １２ ドライバ回路 １４ オフチップ負荷 １６ 受信回路 １８ プルアップＰ／ＦＥＴトランジスタ ２０ プルダウンＮ／ＦＥＴトランジスタ ２２，２４，３６，３８，７２，８４，８６，８８，９
０ Ｎ／ＦＥＴトランジスタ ２６，２８，３２，３４，７０，７４，７６，７８，８
０ Ｐ／ＦＥＴトランジスタ ３０ 標準的なＮＡＮＤゲート ４０ 標準的なＮＯＲゲート ４２ 入力源 ４４ オンチップ負荷 ４６ 遅延ライン ４８，５０，５２，５４，５６，６０，６２，６４，６
６ インバータ ５８，６８ ノード ７３，８２ 補償回路 ９２ イネーブル信号 ９４ ノンイネーブル信号 ９６ ＣＭＯＳオフチップドライバ回路 ９８ ドライバ回路 １００ オフチップ負荷 １０２ プルアップＰ／ＦＥＴトランジスタ １０３ 電源 １０４ プルダウンＮ／ＦＥＴトランジスタ １０６，１３０，１５０，１６２，１６６，１７４，１
７６，１８６ Ｎ／ＦＥＴトランジスタ １０８，１３２，１４４，１６７ ゲート １１０，１２８，１４０，１５４，１５６，１６０，１
７８，１８４ Ｐ／ＦＥＴトランジスタ １１２ ＮＯＲゲート １１４，１３６ ドライバ入力 １１６ 反転入力ライン １１８，１２２ インバータ １２０ 反転イネーブル信号ライン １２１ イネーブル信号ライン １２４ オフチップドライバ入力 １２６ オフチップドライバ・イネーブル入力 １３４ ＮＡＮＤゲート １３８ プルアップ・プリドライブ回路 １４２，１６８，１８８，１９０ ノード １４６，１７０ ＡＣ電圧基準回路 １４８，１７２ 分圧回路 １５２，１８０ コンデンサ １５８，１８２ ＡＣ電圧基準アクティベータ １６４ プルダウン・プリドライブ回路
０ Ｎ／ＦＥＴトランジスタ ２６，２８，３２，３４，７０，７４，７６，７８，８
０ Ｐ／ＦＥＴトランジスタ ３０ 標準的なＮＡＮＤゲート ４０ 標準的なＮＯＲゲート ４２ 入力源 ４４ オンチップ負荷 ４６ 遅延ライン ４８，５０，５２，５４，５６，６０，６２，６４，６
６ インバータ ５８，６８ ノード ７３，８２ 補償回路 ９２ イネーブル信号 ９４ ノンイネーブル信号 ９６ ＣＭＯＳオフチップドライバ回路 ９８ ドライバ回路 １００ オフチップ負荷 １０２ プルアップＰ／ＦＥＴトランジスタ １０３ 電源 １０４ プルダウンＮ／ＦＥＴトランジスタ １０６，１３０，１５０，１６２，１６６，１７４，１
７６，１８６ Ｎ／ＦＥＴトランジスタ １０８，１３２，１４４，１６７ ゲート １１０，１２８，１４０，１５４，１５６，１６０，１
７８，１８４ Ｐ／ＦＥＴトランジスタ １１２ ＮＯＲゲート １１４，１３６ ドライバ入力 １１６ 反転入力ライン １１８，１２２ インバータ １２０ 反転イネーブル信号ライン １２１ イネーブル信号ライン １２４ オフチップドライバ入力 １２６ オフチップドライバ・イネーブル入力 １３４ ＮＡＮＤゲート １３８ プルアップ・プリドライブ回路 １４２，１６８，１８８，１９０ ノード １４６，１７０ ＡＣ電圧基準回路 １４８，１７２ 分圧回路 １５２，１８０ コンデンサ １５８，１８２ ＡＣ電圧基準アクティベータ １６４ プルダウン・プリドライブ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ (72)発明者 ブルース・アラン・カウフマン アメリカ合衆国 バーモント州 ウィリス トン アスター レーン ６ (72)発明者 チャールズ・レイ・ロンドン アメリカ合衆国 バーモント州 バーリン トン オーククラフト ドライブ 39
Claims (8)
- 【請求項１】ＤＣ電力消費がほとんど無い遷移制御オフ
チップドライバ回路において、 出力プルアップ・デバイスおよび出力プルダウン・デバ
イスを有するドライバ回路と、 第１ドライバ入力信号に応答して前記出力プルアップ・
デバイスの遷移を制御する手段と、 第２ドライバ入力信号に応答して前記出力プルアップ・
デバイスの遷移を制御しない手段と、 前記第２ドライバ入力信号に応答して前記出力プルダウ
ン・デバイスの遷移を制御する手段と、 前記第１ドライバ入力信号に応答して前記出力プルダウ
ン・デバイスの遷移を制御しない手段と、 から成ることを特徴とする遷移制御オフチップドライバ
回路。 - 【請求項２】前記出力プルアップ・デバイスの遷移を制
御する手段は、 前記出力プルアップ・デバイスをターンオンするプルア
ップ・プリドライブ回路と、 遷移の際に前記プルアップ・プリドライブ回路に基準電
圧を供給し、ほとんどＤＣ電流を流さないＡＣ基準電圧
回路と、 から成ることを特徴とする請求項１記載の遷移制御オフ
チップドライバ回路。 - 【請求項３】前記出力プルアップ・デバイスの遷移を制
御しない手段は、前記第２ドライバ入力信号に応答して
前記出力プルアップ・デバイスをターンオフする手段か
ら成ることを特徴とする請求項１記載の遷移制御オフチ
ップドライバ回路。 - 【請求項４】前記出力プルダウン・デバイスの遷移を制
御する手段は、 前記出力プルダウン・デバイスをターンオンするプルダ
ウン・プリドライブ回路と、 遷移の際に前記プルダウン・プリドライブ回路に基準電
圧を供給し、ほとんどＤＣ電流を流さないＡＣ基準電圧
回路と、 から成ることを特徴とする請求項１記載の遷移制御オフ
チップドライバ回路。 - 【請求項５】前記出力プルダウン・デバイスの遷移を制
御しない手段は、前記第２ドライバ入力信号に応答して
前記出力プルダウン・デバイスをターンオフする手段か
ら成ることを特徴とする請求項１記載の遷移制御オフチ
ップドライバ回路。 - 【請求項６】出力プルアップ・デバイスおよび出力プル
ダウン・デバイスを有する遷移制御オフチップドライバ
回路を動作させる方法であって、第１ドライバ入力信号
に応答して前記出力プルアップ・デバイスのターンオン
を制御し、第２ドライバ入力信号に応答して前記出力プ
ルダウン・デバイスのターンオンを制御し、ＤＣ電力が
ほとんど消費されないように、遷移制御オフチップドラ
イバ回路を動作させる方法において、 前記第２ドライバ入力信号に応答して前記出力プルアッ
プ・デバイスを無制御でターンオフし、 前記第１ドライバ入力信号に応答して前記出力プルダウ
ン・デバイスを無制御でターンオフし、 前記プルアップ・デバイスのターンオンを制御するため
に、前記第１ドライバ入力信号に応答してＡＣ基準電圧
を供給し、 前記プルダウン・デバイスのターンオンを制御するため
に、前記第２ドライバ入力信号に応答してＡＣ基準電圧
を供給する、 ことを特徴とする遷移制御オフチップドライバ回路の動
作方法。 - 【請求項７】前記第２ドライバ入力信号に応答して前記
出力プルアップ・デバイスを無制御でターンオフする前
記ステップは、電源と前記出力プルアップ・デバイスと
の間に接続されたｐ型デバイスを備えることによって達
成することを特徴とする請求項６記載の遷移制御オフチ
ップドライバ回路の動作方法。 - 【請求項８】前記第１ドライバ入力信号に応答して前記
出力プルダウン・デバイスを無制御でターンオフする前
記ステップは、前記出力プルダウン・デバイスとグラン
ドとの間に接続されたｎ型デバイスを備えることによっ
て達成することを特徴とする請求項６記載の遷移制御オ
フチップドライバ回路の動作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US945757 | 1986-12-23 | ||
| US07/945,757 US5430387A (en) | 1992-09-16 | 1992-09-16 | Transition-controlled off-chip driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196999A true JPH06196999A (ja) | 1994-07-15 |
| JP2986041B2 JP2986041B2 (ja) | 1999-12-06 |
Family
ID=25483519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210094A Expired - Lifetime JP2986041B2 (ja) | 1992-09-16 | 1993-08-25 | 遷移制御オフチップドライバ回路およびその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5430387A (ja) |
| EP (1) | EP0587999A1 (ja) |
| JP (1) | JP2986041B2 (ja) |
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|---|---|---|---|---|
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
| US5939937A (en) * | 1997-09-29 | 1999-08-17 | Siemens Aktiengesellschaft | Constant current CMOS output driver circuit with dual gate transistor devices |
| US6433592B1 (en) | 1998-05-12 | 2002-08-13 | Infineon Technologies Ag | Method and apparatus for switching a field-effect transistor |
| KR100388627B1 (ko) * | 2000-11-16 | 2003-06-25 | 한국타이어 주식회사 | 타이어 트래드용 고무조성물 |
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| DE10135786B4 (de) * | 2001-07-23 | 2004-01-29 | Infineon Technologies Ag | Ausgangstreibervorrichtung und Verfahren zur Ausgabe eines Ausgangssignals hieraus |
| ITMI20042075A1 (it) * | 2004-10-29 | 2005-01-29 | St Microelectronics Srl | Circuito di pilotaggio per uno stadio buffer di uscita ad alta velocita' e ridotto rumore indotto sulla alimentazione |
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| US4540904A (en) * | 1983-05-03 | 1985-09-10 | The United States Of America As Represented By The Secretary Of The Air Force | Tri-state type driver circuit |
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| JPH0799639B2 (ja) * | 1987-07-31 | 1995-10-25 | 株式会社東芝 | 半導体集積回路 |
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