JPH06244714A - ダイナミック回路 - Google Patents
ダイナミック回路Info
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- JPH06244714A JPH06244714A JP5027932A JP2793293A JPH06244714A JP H06244714 A JPH06244714 A JP H06244714A JP 5027932 A JP5027932 A JP 5027932A JP 2793293 A JP2793293 A JP 2793293A JP H06244714 A JPH06244714 A JP H06244714A
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Abstract
(57)【要約】
【目的】高速動作だけでなく、消費電力を削減するため
の低速動作も容易に可能になるダイナミック回路を提供
する。 【構成】ダイナミック・ノード１１に連なる電流パス
に、少なくとも１個のＭＯＳトランジスタ回路およびク
ロック信号によってダイナミック・ノードに対する電荷
の供給を制御するようにスイッチ制御される電荷供給制
御用のＭＯＳトランジスタＰ２、Ｎ２が挿入され、電荷
供給制御用のＭＯＳトランジスタのオフ・リーク電流が
少なくとも１個のＭＯＳトランジスタ回路に使用されて
いるＭＯＳトランジスタＰ１、Ｎ１のオフ・リーク電流
よりも小さくなるように設定されていることを特徴とす
る。
の低速動作も容易に可能になるダイナミック回路を提供
する。 【構成】ダイナミック・ノード１１に連なる電流パス
に、少なくとも１個のＭＯＳトランジスタ回路およびク
ロック信号によってダイナミック・ノードに対する電荷
の供給を制御するようにスイッチ制御される電荷供給制
御用のＭＯＳトランジスタＰ２、Ｎ２が挿入され、電荷
供給制御用のＭＯＳトランジスタのオフ・リーク電流が
少なくとも１個のＭＯＳトランジスタ回路に使用されて
いるＭＯＳトランジスタＰ１、Ｎ１のオフ・リーク電流
よりも小さくなるように設定されていることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に形成
されたダイナミック回路に係り、特にダイナミック・ノ
ードに対する電荷の供給を制御する絶縁ゲート型トラン
ジスタ（ＭＯＳトランジスタ）に関する。
されたダイナミック回路に係り、特にダイナミック・ノ
ードに対する電荷の供給を制御する絶縁ゲート型トラン
ジスタ（ＭＯＳトランジスタ）に関する。
【０００２】
【従来の技術】ＲＩＳＣ（縮小命令セットコンピュー
タ）プロセッサやＣＩＳＣ（複合命令セットコンピュー
タ）プロセッサにおいては、高速動作が必須であり、Ｌ
ＳＩ全体のＭＯＳトランジスタの閾値を下げることによ
ってトランジスタの駆動力（電流値）を増加させること
が行われている。これによる効果は、５Ｖ電源系の回路
よりも、３．３Ｖ電源系の回路の方が著しく、その一例
について、以下に説明する。例えばＭＯＳトランジスタ
の閾値の絶対値｜Ｖth｜を０．８Ｖから０．５Ｖに落と
した場合のＭＯＳトランジスタの飽和電流を考える。５
Ｖ電源系では、飽和電流の増加は （５−０．５）2 ／（５−０．８）2 ＝１．１５ …（１） であり、動作速度の増加率はほぼ１５％であると見做せ
る。３．３Ｖ電源系では、飽和電流の増加は （３．３−０．５）2 ／（３．３−０．８）2 ＝１．２５ …（２） であり、動作速度の増加率はほぼ２５％であると見做す
ことができ、一世代先のプロセスによる動作速度が達成
される。
タ）プロセッサやＣＩＳＣ（複合命令セットコンピュー
タ）プロセッサにおいては、高速動作が必須であり、Ｌ
ＳＩ全体のＭＯＳトランジスタの閾値を下げることによ
ってトランジスタの駆動力（電流値）を増加させること
が行われている。これによる効果は、５Ｖ電源系の回路
よりも、３．３Ｖ電源系の回路の方が著しく、その一例
について、以下に説明する。例えばＭＯＳトランジスタ
の閾値の絶対値｜Ｖth｜を０．８Ｖから０．５Ｖに落と
した場合のＭＯＳトランジスタの飽和電流を考える。５
Ｖ電源系では、飽和電流の増加は （５−０．５）2 ／（５−０．８）2 ＝１．１５ …（１） であり、動作速度の増加率はほぼ１５％であると見做せ
る。３．３Ｖ電源系では、飽和電流の増加は （３．３−０．５）2 ／（３．３−０．８）2 ＝１．２５ …（２） であり、動作速度の増加率はほぼ２５％であると見做す
ことができ、一世代先のプロセスによる動作速度が達成
される。
【０００３】ところで、近年、上記したようなＲＩＳＣ
プロセッサやＣＩＳＣプロセッサにおいては、動作速度
の高速化につれて消費電流の増加が問題になりつつあ
る。また、数十ＭＨｚのクロック信号で動作するＬＳＩ
の中には、数Ｗから１０Ｗ程の電力を消費するものが現
われ、パッケージや使用環境の観点から実現が難しいも
のが出始めている。
プロセッサやＣＩＳＣプロセッサにおいては、動作速度
の高速化につれて消費電流の増加が問題になりつつあ
る。また、数十ＭＨｚのクロック信号で動作するＬＳＩ
の中には、数Ｗから１０Ｗ程の電力を消費するものが現
われ、パッケージや使用環境の観点から実現が難しいも
のが出始めている。
【０００４】そこで、ＲＩＳＣプロセッサやＣＩＳＣプ
ロセッサを用いたコンピュータシステムにおいて、キー
入力待ち状態などのウェイト状態における動作周波数を
下げたり、アプリケーションソフトによっては使用頻度
の少ない機能回路ブロックの動作周波数を下げたりし
て、少しでも消費電力を減らす試みがなされている。従
って、単に、高速動作という仕様に加えて、消費電力を
削減するために低速動作という仕様が必須になってく
る。
ロセッサを用いたコンピュータシステムにおいて、キー
入力待ち状態などのウェイト状態における動作周波数を
下げたり、アプリケーションソフトによっては使用頻度
の少ない機能回路ブロックの動作周波数を下げたりし
て、少しでも消費電力を減らす試みがなされている。従
って、単に、高速動作という仕様に加えて、消費電力を
削減するために低速動作という仕様が必須になってく
る。
【０００５】ところで、高速動作が必須のＲＩＳＣプロ
セッサやＣＩＳＣプロセッサにおいては、回路規模（使
用素子数）やＡＣ消費電流（ｆｃｖ）を減らす目的でダ
イナミック回路が多用されている。
セッサやＣＩＳＣプロセッサにおいては、回路規模（使
用素子数）やＡＣ消費電流（ｆｃｖ）を減らす目的でダ
イナミック回路が多用されている。
【０００６】ダイナミック回路は、特定のダイナミック
・ノードに負荷として付加されているキャパシタンスを
一時記憶素子として用いる。即ち、信号源（あるいは、
それにより制御された電荷供給源）からダイナミック・
ノードに対する電荷の供給が一時的に停止しても、ダイ
ナミック・ノードに負荷として付加されているキャパシ
タンスが電荷供給停止前の状態を記憶していることを利
用する。
・ノードに負荷として付加されているキャパシタンスを
一時記憶素子として用いる。即ち、信号源（あるいは、
それにより制御された電荷供給源）からダイナミック・
ノードに対する電荷の供給が一時的に停止しても、ダイ
ナミック・ノードに負荷として付加されているキャパシ
タンスが電荷供給停止前の状態を記憶していることを利
用する。
【０００７】例えばクロックド・インバータ回路からな
るダイナミック回路は、クロック信号により動作状態が
制御されることによって、入力ノードから出力ノードへ
信号を伝達したり、出力ノード（ダイナミック・ノー
ド）を以前の状態を一時的に記憶する機能を有する。
るダイナミック回路は、クロック信号により動作状態が
制御されることによって、入力ノードから出力ノードへ
信号を伝達したり、出力ノード（ダイナミック・ノー
ド）を以前の状態を一時的に記憶する機能を有する。
【０００８】一方、ダイナミック回路がダイナミック・
ノードの電荷を保持している状態においては、ダイナミ
ック・ノードからの電荷のリークが問題になる。ダイナ
ミック・ノードに対する電荷の供給を一時的に停止した
時に、電荷供給停止前の状態をどの位の時間だけ記憶し
ているかは、電荷のリーク量により決まる。
ノードの電荷を保持している状態においては、ダイナミ
ック・ノードからの電荷のリークが問題になる。ダイナ
ミック・ノードに対する電荷の供給を一時的に停止した
時に、電荷供給停止前の状態をどの位の時間だけ記憶し
ているかは、電荷のリーク量により決まる。
【０００９】ダイナミック回路が使用されていても、高
速動作している場合には、前述したようにＬＳＩ全体の
ＭＯＳトランジスタの閾値を一律に低くしても問題はな
い。即ち、閾値を下げることによりＭＯＳトランジスタ
のリーク電流が増加しても、ダイナミック・ノードの電
荷を保持すべき時間が短いので、誤動作することはな
い。
速動作している場合には、前述したようにＬＳＩ全体の
ＭＯＳトランジスタの閾値を一律に低くしても問題はな
い。即ち、閾値を下げることによりＭＯＳトランジスタ
のリーク電流が増加しても、ダイナミック・ノードの電
荷を保持すべき時間が短いので、誤動作することはな
い。
【００１０】しかし、消費電力を減らすために低速動作
させようとすると、ＭＯＳトランジスタのリーク電流の
増加によって制限されるＬＳＩの下限動作周波数が新た
な問題になってくる。
させようとすると、ＭＯＳトランジスタのリーク電流の
増加によって制限されるＬＳＩの下限動作周波数が新た
な問題になってくる。
【００１１】即ち、ダイナミック・ノードに対する電荷
の供給を制御するＭＯＳトランジスタがオフ状態の時の
リーク電流（オフ・リーク電流）が大きいと、このＭＯ
Ｓトランジスタを低いクロック周波数で動作させた場
合、ダイナミック・ノードの電荷が逃げ、一時記憶とい
う機能を実現できなくなるのである。
の供給を制御するＭＯＳトランジスタがオフ状態の時の
リーク電流（オフ・リーク電流）が大きいと、このＭＯ
Ｓトランジスタを低いクロック周波数で動作させた場
合、ダイナミック・ノードの電荷が逃げ、一時記憶とい
う機能を実現できなくなるのである。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩは、使用するＭＯＳトランジスタの閾値を下げて
いるので、高速動作の仕様は満たすことは可能である
が、消費電力を削減するために低いクロック周波数で動
作させると、内蔵しているダイナミック回路において一
時記憶機能を実現できなくなり、低速動作の仕様を満た
すことが困難になるという問題があった。
ＬＳＩは、使用するＭＯＳトランジスタの閾値を下げて
いるので、高速動作の仕様は満たすことは可能である
が、消費電力を削減するために低いクロック周波数で動
作させると、内蔵しているダイナミック回路において一
時記憶機能を実現できなくなり、低速動作の仕様を満た
すことが困難になるという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、高速動作だけでなく、消費電力を削減するた
めの低速動作も容易に可能になるダイナミック回路を提
供することを目的とする。
たもので、高速動作だけでなく、消費電力を削減するた
めの低速動作も容易に可能になるダイナミック回路を提
供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のダイナミック回
路は、ダイナミック・ノードに連なる電流パスに挿入さ
れた少なくとも１個のＭＯＳトランジスタ回路と、上記
電流パスに挿入されて上記ＭＯＳトランジスタ回路に直
列に接続され、クロック信号によって上記ダイナミック
・ノードに対する電荷の供給を制御するようにスイッチ
制御される電荷供給制御用のＭＯＳトランジスタとを具
備するダイナミック回路において、上記電荷供給制御用
のＭＯＳトランジスタのオフ・リーク電流が前記少なく
とも１個のＭＯＳトランジスタ回路に使用されているＭ
ＯＳトランジスタのオフ・リーク電流よりも小さく設定
されていることを特徴とする。
路は、ダイナミック・ノードに連なる電流パスに挿入さ
れた少なくとも１個のＭＯＳトランジスタ回路と、上記
電流パスに挿入されて上記ＭＯＳトランジスタ回路に直
列に接続され、クロック信号によって上記ダイナミック
・ノードに対する電荷の供給を制御するようにスイッチ
制御される電荷供給制御用のＭＯＳトランジスタとを具
備するダイナミック回路において、上記電荷供給制御用
のＭＯＳトランジスタのオフ・リーク電流が前記少なく
とも１個のＭＯＳトランジスタ回路に使用されているＭ
ＯＳトランジスタのオフ・リーク電流よりも小さく設定
されていることを特徴とする。
【００１５】
【作用】ダイナミック回路が低いクロック周波数での動
作に十分耐えられる程度に、電荷供給制御用のＭＯＳト
ランジスタのオフ・リーク電流が小さな値に抑えられる
ことにより、ダイナミックノードの一時記憶が可能にな
る。ダイナミック回路の動作速度を上げるためには、電
荷供給制御用のＭＯＳトランジスタ以外の他のＭＯＳト
ランジスタの閾値を低く設定すればよい。従って、高速
動作だけでなく、消費電力を削減するための低速動作が
容易に可能となるダイナミック回路を実現することがで
きる。
作に十分耐えられる程度に、電荷供給制御用のＭＯＳト
ランジスタのオフ・リーク電流が小さな値に抑えられる
ことにより、ダイナミックノードの一時記憶が可能にな
る。ダイナミック回路の動作速度を上げるためには、電
荷供給制御用のＭＯＳトランジスタ以外の他のＭＯＳト
ランジスタの閾値を低く設定すればよい。従って、高速
動作だけでなく、消費電力を削減するための低速動作が
容易に可能となるダイナミック回路を実現することがで
きる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るダイナ
ミック回路の一般的な構成を示す回路図である。図１に
示すダイナミック回路において、ダイナミック・ノード
１１には、負荷としてキャパシタンス（図示せず）が接
続されている。
に説明する。図１は、本発明の第１実施例に係るダイナ
ミック回路の一般的な構成を示す回路図である。図１に
示すダイナミック回路において、ダイナミック・ノード
１１には、負荷としてキャパシタンス（図示せず）が接
続されている。
【００１７】電荷供給制御用のＰＭＯＳトランジスタＰ
２１、…Ｐ２ｎは、電源電位（Ｖcc）ノードと前記ダイ
ナミック・ノード１１との間の複数の電流パスにそれぞ
れ対応して接続され、上記ダイナミック・ノードに対す
る正の電荷の供給を制御するように、それぞれ対応して
クロック信号φ１、…φｎによってスイッチ制御され
る。上記複数のパスには、それぞれ対応して他のＰＭＯ
Ｓトランジスタ（図示せず）が直列に挿入されている。
２１、…Ｐ２ｎは、電源電位（Ｖcc）ノードと前記ダイ
ナミック・ノード１１との間の複数の電流パスにそれぞ
れ対応して接続され、上記ダイナミック・ノードに対す
る正の電荷の供給を制御するように、それぞれ対応して
クロック信号φ１、…φｎによってスイッチ制御され
る。上記複数のパスには、それぞれ対応して他のＰＭＯ
Ｓトランジスタ（図示せず）が直列に挿入されている。
【００１８】電荷供給制御用のＮＭＯＳトランジスタＮ
２１、…Ｎ２ｍは、前記ダイナミック・ノード１１と接
地電位（Ｖss）ノードとの間の複数のパスにそれぞれ対
応して接続され、上記ダイナミック・ノードからの正の
電荷の放出（負の電荷の供給）を制御するように、それ
ぞれ対応してクロック信号ψ１、…ψｍによってスイッ
チ制御される。上記複数の電流パスには、それぞれ対応
して他のＮＭＯＳトランジスタ（図示せず）が直列に挿
入されている。
２１、…Ｎ２ｍは、前記ダイナミック・ノード１１と接
地電位（Ｖss）ノードとの間の複数のパスにそれぞれ対
応して接続され、上記ダイナミック・ノードからの正の
電荷の放出（負の電荷の供給）を制御するように、それ
ぞれ対応してクロック信号ψ１、…ψｍによってスイッ
チ制御される。上記複数の電流パスには、それぞれ対応
して他のＮＭＯＳトランジスタ（図示せず）が直列に挿
入されている。
【００１９】上記ダイナミック回路においては、電荷供
給制御用のＭＯＳトランジスタＰ２１、…Ｐ２ｎ、Ｎ２
１、…Ｎ２ｍのオフ・リーク電流が他のＭＯＳトランジ
スタのオフ・リーク電流よりも小さくなるように設定さ
れている。
給制御用のＭＯＳトランジスタＰ２１、…Ｐ２ｎ、Ｎ２
１、…Ｎ２ｍのオフ・リーク電流が他のＭＯＳトランジ
スタのオフ・リーク電流よりも小さくなるように設定さ
れている。
【００２０】図２（ａ）、（ｂ）は、図１のダイナミッ
ク回路の一具体例に係るＣＭＯＳクロックドインバータ
回路を示しており、図２（ｃ）はこのクロックドインバ
ータ回路を制御するためのクロック信号φ、／φの波形
を示している。
ク回路の一具体例に係るＣＭＯＳクロックドインバータ
回路を示しており、図２（ｃ）はこのクロックドインバ
ータ回路を制御するためのクロック信号φ、／φの波形
を示している。
【００２１】図２（ａ）に示すＣＭＯＳクロックドイン
バータ回路において、ＰＭＯＳトランジスタＰ１は、ソ
ースが電源電位（Ｖcc）ノードに接続され、ゲートが信
号入力ノード１０に接続されている。ＮＭＯＳトランジ
スタＮ１は、ソースが接地電位（Ｖss）ノードに接続さ
れ、ゲートが前記信号入力ノード１０に接続されてい
る。これらの信号入力用のＰＭＯＳトランジスタＰ１お
よびＮＭＯＳトランジスタＮ１は、ＣＭＯＳインバータ
回路部を構成している。
バータ回路において、ＰＭＯＳトランジスタＰ１は、ソ
ースが電源電位（Ｖcc）ノードに接続され、ゲートが信
号入力ノード１０に接続されている。ＮＭＯＳトランジ
スタＮ１は、ソースが接地電位（Ｖss）ノードに接続さ
れ、ゲートが前記信号入力ノード１０に接続されてい
る。これらの信号入力用のＰＭＯＳトランジスタＰ１お
よびＮＭＯＳトランジスタＮ１は、ＣＭＯＳインバータ
回路部を構成している。
【００２２】一方、ＰＭＯＳトランジスタＰ２およびＮ
ＭＯＳトランジスタＮ２は、前記信号入力用のＰＭＯＳ
トランジスタＰ１のドレインと前記ＮＭＯＳトランジス
タＮ１のドレインとの間に直列に接続されており、それ
ぞれのゲートに対応して相補的なクロック信号／φ、φ
が与えられる。
ＭＯＳトランジスタＮ２は、前記信号入力用のＰＭＯＳ
トランジスタＰ１のドレインと前記ＮＭＯＳトランジス
タＮ１のドレインとの間に直列に接続されており、それ
ぞれのゲートに対応して相補的なクロック信号／φ、φ
が与えられる。
【００２３】そして、上記ＰＭＯＳトランジスタＰ２お
よびＮＭＯＳトランジスタＮ２のドレイン相互接続点が
ＣＭＯＳクロックドインバータ回路の出力ノード（ダイ
ナミック・ノード１１）に接続されている。
よびＮＭＯＳトランジスタＮ２のドレイン相互接続点が
ＣＭＯＳクロックドインバータ回路の出力ノード（ダイ
ナミック・ノード１１）に接続されている。
【００２４】上記ＣＭＯＳクロックドインバータ回路
は、クロック信号／φ、φによってダイナミック・ノー
ド１１に対する電荷の供給を制御するようにスイッチ制
御される電荷供給制御用のＭＯＳトランジスタ（Ｐ２、
Ｎ２）とＣＭＯＳインバータ回路部とにより、ダイナミ
ック回路を構成している。
は、クロック信号／φ、φによってダイナミック・ノー
ド１１に対する電荷の供給を制御するようにスイッチ制
御される電荷供給制御用のＭＯＳトランジスタ（Ｐ２、
Ｎ２）とＣＭＯＳインバータ回路部とにより、ダイナミ
ック回路を構成している。
【００２５】なお、図２（ｂ）に示すクロックドインバ
ータ回路は、図２（ａ）に示したクロックドインバータ
回路のＰ１、Ｐ２の位置を入れ替え、また、Ｎ１、Ｎ２
の位置を入れ替えたものであり、やはりダイナミック回
路を構成している。
ータ回路は、図２（ａ）に示したクロックドインバータ
回路のＰ１、Ｐ２の位置を入れ替え、また、Ｎ１、Ｎ２
の位置を入れ替えたものであり、やはりダイナミック回
路を構成している。
【００２６】上記したようなダイナミック回路において
は、その動作速度を上げる目的で、ＣＭＯＳインバータ
回路部などで使用しているＭＯＳトランジスタ（Ｐ１、
Ｎ１など）の閾値の絶対値を例えば０．５Ｖの如く低く
設定している。
は、その動作速度を上げる目的で、ＣＭＯＳインバータ
回路部などで使用しているＭＯＳトランジスタ（Ｐ１、
Ｎ１など）の閾値の絶対値を例えば０．５Ｖの如く低く
設定している。
【００２７】しかし、前記電荷供給制御用のＭＯＳトラ
ンジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流
よりも小さく設定されている。
ンジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流
よりも小さく設定されている。
【００２８】この場合、電荷供給制御用のＭＯＳトラン
ジスタ（Ｐ２、Ｎ２）は、その閾値の絶対値が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のそれよりも大きい
値（例えば０．８Ｖ）に設定されることにより、電荷供
給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のオフ・
リーク電流が所定の許容値に抑えられている。
ジスタ（Ｐ２、Ｎ２）は、その閾値の絶対値が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のそれよりも大きい
値（例えば０．８Ｖ）に設定されることにより、電荷供
給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のオフ・
リーク電流が所定の許容値に抑えられている。
【００２９】換言すれば、上記ダイナミック回路が低い
クロック周波数での動作に十分耐えられる程度に、電荷
供給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のオフ
・リーク電流が小さな値に抑えられており、ダイナミッ
クノード１１の一時記憶が可能になる。
クロック周波数での動作に十分耐えられる程度に、電荷
供給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のオフ
・リーク電流が小さな値に抑えられており、ダイナミッ
クノード１１の一時記憶が可能になる。
【００３０】上記したようなダイナミック回路によれ
ば、高速動作だけでなく、消費電力を削減するための低
速動作が容易に可能になる。例えば３３ＭＨｚのクロッ
ク周波数で動作させていたダイナミック回路をその１／
１６のクロック周波数で動作させると、ＡＣ消費電流
（ｆｃｖ）を１／１６に低減することが可能になる。
ば、高速動作だけでなく、消費電力を削減するための低
速動作が容易に可能になる。例えば３３ＭＨｚのクロッ
ク周波数で動作させていたダイナミック回路をその１／
１６のクロック周波数で動作させると、ＡＣ消費電流
（ｆｃｖ）を１／１６に低減することが可能になる。
【００３１】従って、上記ダイナミック回路をＲＩＳＣ
プロセッサやＣＩＳＣプロセッサに使用したコンピュー
タシステムにおいて、キー入力待ち状態などのウェイト
状態における動作周波数を下げたり、アプリケーション
ソフトによっては使用頻度の少ない機能回路ブロックの
動作周波数を下げたりして、少しでも消費電力を減らす
ことが可能になる。
プロセッサやＣＩＳＣプロセッサに使用したコンピュー
タシステムにおいて、キー入力待ち状態などのウェイト
状態における動作周波数を下げたり、アプリケーション
ソフトによっては使用頻度の少ない機能回路ブロックの
動作周波数を下げたりして、少しでも消費電力を減らす
ことが可能になる。
【００３２】なお、前記したように電荷供給制御用のＭ
ＯＳトランジスタ（Ｐ２、Ｎ２）の閾値の絶対値を他の
ＭＯＳトランジスタ（Ｐ１、Ｎ１など）のそれよりも大
きい値に設定したことにより、ダイナミック回路の動作
速度の劣化が生じると考えられる。しかし、前式（１）
あるいは（２）から分かるように、電荷供給制御用のＭ
ＯＳトランジスタ（Ｐ２、Ｎ２）の閾値電圧の絶対値を
他のＭＯＳトランジスタ（Ｐ１、Ｎ１など）の閾値電圧
の絶対値と等しく実現した場合における飽和電流が得ら
れる程度に、電荷供給制御用のＭＯＳトランジスタ（Ｐ
２、Ｎ２）のチャネル幅を設定する（例えば２０％広げ
る）ことにより、ダイナミック回路の高速動作性に及ぼ
す影響を最小に抑えることが可能になる。
ＯＳトランジスタ（Ｐ２、Ｎ２）の閾値の絶対値を他の
ＭＯＳトランジスタ（Ｐ１、Ｎ１など）のそれよりも大
きい値に設定したことにより、ダイナミック回路の動作
速度の劣化が生じると考えられる。しかし、前式（１）
あるいは（２）から分かるように、電荷供給制御用のＭ
ＯＳトランジスタ（Ｐ２、Ｎ２）の閾値電圧の絶対値を
他のＭＯＳトランジスタ（Ｐ１、Ｎ１など）の閾値電圧
の絶対値と等しく実現した場合における飽和電流が得ら
れる程度に、電荷供給制御用のＭＯＳトランジスタ（Ｐ
２、Ｎ２）のチャネル幅を設定する（例えば２０％広げ
る）ことにより、ダイナミック回路の高速動作性に及ぼ
す影響を最小に抑えることが可能になる。
【００３３】また、前記電荷供給制御用のＭＯＳトラン
ジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯＳ
トランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流よ
りも小さくなるように設定するためには、電荷供給制御
用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のチャネル長
が、他のＭＯＳトランジスタ（Ｐ１、Ｎ１など）のチャ
ネル長よりも長くなるように設定してもよい。
ジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯＳ
トランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流よ
りも小さくなるように設定するためには、電荷供給制御
用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のチャネル長
が、他のＭＯＳトランジスタ（Ｐ１、Ｎ１など）のチャ
ネル長よりも長くなるように設定してもよい。
【００３４】この場合にも、上記電荷供給制御用のＭＯ
Ｓトランジスタ（Ｐ２、Ｎ２）のチャネル長を他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のチャネル長と等し
く実現した場合における飽和電流が得られる程度に、電
荷供給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のチ
ャネル幅を設定することにより、ダイナミック回路の高
速動作性に及ぼす影響を最小に抑えることが可能にな
る。図３は、本発明の第２実施例に係るダイナミック回
路の一般的な構成を示す回路図である。図３に示すダイ
ナミック回路において、ダイナミック・ノード１１に
は、負荷としてキャパシタンス（図示せず）が接続され
ている。
Ｓトランジスタ（Ｐ２、Ｎ２）のチャネル長を他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のチャネル長と等し
く実現した場合における飽和電流が得られる程度に、電
荷供給制御用のＭＯＳトランジスタ（Ｐ２、Ｎ２）のチ
ャネル幅を設定することにより、ダイナミック回路の高
速動作性に及ぼす影響を最小に抑えることが可能にな
る。図３は、本発明の第２実施例に係るダイナミック回
路の一般的な構成を示す回路図である。図３に示すダイ
ナミック回路において、ダイナミック・ノード１１に
は、負荷としてキャパシタンス（図示せず）が接続され
ている。
【００３５】電荷供給制御用のＣＭＯＳトランスファゲ
ート３１、…３ｎは、複数の信号源ＳＧ１、…ＳＧｎと
前記ダイナミック・ノード１１との間の複数の電流パス
にそれぞれ対応して接続され、上記ダイナミック・ノー
ド１１に対する電荷の供給を制御するようにスイッチ制
御される。上記ＣＭＯＳトランスファゲート３１、…３
ｎは、それぞれＰＭＯＳトランジスタＰ２ｊおよびＮＭ
ＯＳトランジスタＮ２ｊ（ｊ＝１、…、ｎ）の一対から
なり、それぞれ対応して相補的なクロック信号対（／φ
１、φ１）、…（／φｎ、φｎ）によってスイッチ制御
される。上記複数の信号源ＳＧ１、…ＳＧｎは、それぞ
れ他のＭＯＳトランジスタ（図示せず）が用いられて構
成されている。
ート３１、…３ｎは、複数の信号源ＳＧ１、…ＳＧｎと
前記ダイナミック・ノード１１との間の複数の電流パス
にそれぞれ対応して接続され、上記ダイナミック・ノー
ド１１に対する電荷の供給を制御するようにスイッチ制
御される。上記ＣＭＯＳトランスファゲート３１、…３
ｎは、それぞれＰＭＯＳトランジスタＰ２ｊおよびＮＭ
ＯＳトランジスタＮ２ｊ（ｊ＝１、…、ｎ）の一対から
なり、それぞれ対応して相補的なクロック信号対（／φ
１、φ１）、…（／φｎ、φｎ）によってスイッチ制御
される。上記複数の信号源ＳＧ１、…ＳＧｎは、それぞ
れ他のＭＯＳトランジスタ（図示せず）が用いられて構
成されている。
【００３６】上記ダイナミック回路において、電荷供給
制御用のＣＭＯＳトランスファゲート３１、…３ｎのＭ
ＯＳトランジスタ（Ｐ２ｊ、Ｎ２ｊ）のオフ・リーク電
流が前記信号源ＳＧ１、…ＳＧｎに使用されている他の
ＭＯＳトランジスタのオフ・リーク電流よりも小さく設
定されている。図４は、図３のダイナミック回路の一具
体例に係るＣＭＯＳ回路を示している。
制御用のＣＭＯＳトランスファゲート３１、…３ｎのＭ
ＯＳトランジスタ（Ｐ２ｊ、Ｎ２ｊ）のオフ・リーク電
流が前記信号源ＳＧ１、…ＳＧｎに使用されている他の
ＭＯＳトランジスタのオフ・リーク電流よりも小さく設
定されている。図４は、図３のダイナミック回路の一具
体例に係るＣＭＯＳ回路を示している。
【００３７】図４に示すＣＭＯＳ回路において、ＣＭＯ
Ｓインバータ回路４１は、ＶccノードとＶssノードとの
間にＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジ
スタＮ１が直列に接続され、上記両トランジスタのゲー
ト相互接続点が信号入力ノード１０に接続され、ドレイ
ン相互接続点がＣＭＯＳインバータ回路の出力ノードに
なっている。
Ｓインバータ回路４１は、ＶccノードとＶssノードとの
間にＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジ
スタＮ１が直列に接続され、上記両トランジスタのゲー
ト相互接続点が信号入力ノード１０に接続され、ドレイ
ン相互接続点がＣＭＯＳインバータ回路の出力ノードに
なっている。
【００３８】一方、ＣＭＯＳトランスファゲート３１
は、相補的なクロック信号／φ、φによってスイッチ制
御される電荷供給制御用のＰＭＯＳトランジスタＰ２お
よびＮＭＯＳトランジスタＮ２からなり、上記ＣＭＯＳ
インバータ回路４１の出力ノードとダイナミック・ノー
ド１１との間に接続され、上記ダイナミック・ノード１
１に対する電荷の供給を制御するようにスイッチ制御さ
れる。
は、相補的なクロック信号／φ、φによってスイッチ制
御される電荷供給制御用のＰＭＯＳトランジスタＰ２お
よびＮＭＯＳトランジスタＮ２からなり、上記ＣＭＯＳ
インバータ回路４１の出力ノードとダイナミック・ノー
ド１１との間に接続され、上記ダイナミック・ノード１
１に対する電荷の供給を制御するようにスイッチ制御さ
れる。
【００３９】上記構成のダイナミック回路においても、
図２に示したダイナミック回路と同様に、その動作速度
を上げる目的で、ＣＭＯＳインバータ回路４１などで使
用しているＭＯＳトランジスタ（Ｐ１、Ｎ１など）の閾
値を例えば０．５Ｖの如く低く設定している。
図２に示したダイナミック回路と同様に、その動作速度
を上げる目的で、ＣＭＯＳインバータ回路４１などで使
用しているＭＯＳトランジスタ（Ｐ１、Ｎ１など）の閾
値を例えば０．５Ｖの如く低く設定している。
【００４０】そして、前記電荷供給制御用のＭＯＳトラ
ンジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流
よりも小さく設定されているので、消費電力を削減する
ための低速動作が容易に可能になる。なお、本発明は、
図１中のＶccノード側またはＶssノード側のいずれか一
方にのみ電流パスが存在するダイナミック回路にも適用
可能である。さらに、図１のダイナミック回路の少なく
とも一部と図３のダイナミック回路の少なくとも一部と
を組み合わせたダイナミック回路にも適用可能である。
図５は、本発明の第３実施例に係るダイナミック回路を
示している。
ンジスタ（Ｐ２、Ｎ２）のオフ・リーク電流が他のＭＯ
Ｓトランジスタ（Ｐ１、Ｎ１など）のオフ・リーク電流
よりも小さく設定されているので、消費電力を削減する
ための低速動作が容易に可能になる。なお、本発明は、
図１中のＶccノード側またはＶssノード側のいずれか一
方にのみ電流パスが存在するダイナミック回路にも適用
可能である。さらに、図１のダイナミック回路の少なく
とも一部と図３のダイナミック回路の少なくとも一部と
を組み合わせたダイナミック回路にも適用可能である。
図５は、本発明の第３実施例に係るダイナミック回路を
示している。
【００４１】このダイナミック回路において、バスライ
ン５１とＶccノードとの間にプリチャージ用のＰＭＯＳ
トランジスタＰＴが接続されており、このトランジスタ
のゲートにはプリチャージ信号φ１が与えられる。ま
た、上記バスライン５１がダイナミック・ノードとなっ
ており、このバスラインとＶssノードとの間のｍ本の電
流パスのそれぞれには、互いに直列に接続された２個の
ＮＭＯＳトランジスタＮ２ｊ、Ｎ１ｊ（ｊ＝１、…ｍ）
が挿入されている。そして、上記ＮＭＯＳトランジスタ
Ｎ１ｊの各ゲートに対応してデータＳｊ（ｊ＝１、…
ｍ）が与えられ、ＮＭＯＳトランジスタＮ２ｊの各ゲー
トに対応してコマンドに対応して変化する制御信号ψｊ
（ｊ＝１、…ｍ）が与えられる。
ン５１とＶccノードとの間にプリチャージ用のＰＭＯＳ
トランジスタＰＴが接続されており、このトランジスタ
のゲートにはプリチャージ信号φ１が与えられる。ま
た、上記バスライン５１がダイナミック・ノードとなっ
ており、このバスラインとＶssノードとの間のｍ本の電
流パスのそれぞれには、互いに直列に接続された２個の
ＮＭＯＳトランジスタＮ２ｊ、Ｎ１ｊ（ｊ＝１、…ｍ）
が挿入されている。そして、上記ＮＭＯＳトランジスタ
Ｎ１ｊの各ゲートに対応してデータＳｊ（ｊ＝１、…
ｍ）が与えられ、ＮＭＯＳトランジスタＮ２ｊの各ゲー
トに対応してコマンドに対応して変化する制御信号ψｊ
（ｊ＝１、…ｍ）が与えられる。
【００４２】このダイナミック回路の動作は、バスライ
ン５１をプリチャージ用トランジスタＰＴによりプリチ
ャージした後に、ｍ本の電流パスのうちの任意のパスに
接続されているＮＭＯＳトランジスタＮ２ｊをオン状態
に制御することにより、これに接続されているＮＭＯＳ
トランジスタＮ１ｊのオン／オフ状態（データＳｊによ
り決まる）をバスライン５１に伝達する。なお、図２や
図４の回路の各ダイナミック・ノード１１を共通に接続
し、この共通ノードをバスラインとして用いることも可
能である。
ン５１をプリチャージ用トランジスタＰＴによりプリチ
ャージした後に、ｍ本の電流パスのうちの任意のパスに
接続されているＮＭＯＳトランジスタＮ２ｊをオン状態
に制御することにより、これに接続されているＮＭＯＳ
トランジスタＮ１ｊのオン／オフ状態（データＳｊによ
り決まる）をバスライン５１に伝達する。なお、図２や
図４の回路の各ダイナミック・ノード１１を共通に接続
し、この共通ノードをバスラインとして用いることも可
能である。
【００４３】また、本発明は上記各実施例に限定される
ものではなく、ダイナミック・ノードに連なる電流パス
に、少なくとも１個のＭＯＳトランジスタ回路およびク
ロック信号によってダイナミック・ノードに対する電荷
の供給を制御するようにスイッチ制御される電荷供給制
御用のＭＯＳトランジスタが直列に挿入され、電荷供給
制御用のＭＯＳトランジスタのオフ・リーク電流が上記
少なくとも１個のＭＯＳトランジスタ回路に使用されて
いるＭＯＳトランジスタのオフ・リーク電流よりも小さ
くなるように設定されていることを特徴とするものであ
る。
ものではなく、ダイナミック・ノードに連なる電流パス
に、少なくとも１個のＭＯＳトランジスタ回路およびク
ロック信号によってダイナミック・ノードに対する電荷
の供給を制御するようにスイッチ制御される電荷供給制
御用のＭＯＳトランジスタが直列に挿入され、電荷供給
制御用のＭＯＳトランジスタのオフ・リーク電流が上記
少なくとも１個のＭＯＳトランジスタ回路に使用されて
いるＭＯＳトランジスタのオフ・リーク電流よりも小さ
くなるように設定されていることを特徴とするものであ
る。
【００４４】即ち、電荷供給制御用のＭＯＳトランジス
タと２個以上の他のＭＯＳトランジスタとが電流パスに
直列に挿入されている場合には、電荷供給制御用のＭＯ
Ｓトランジスタのオフ・リーク電流が上記２個以上の他
のＭＯＳトランジスタのうちの少なくとも１個のＭＯＳ
トランジスタのオフ・リーク電流よりも小さくなるよう
に設定されていることを特徴とするものである。図６
は、図５のダイナミック回路の変形例を示している。
タと２個以上の他のＭＯＳトランジスタとが電流パスに
直列に挿入されている場合には、電荷供給制御用のＭＯ
Ｓトランジスタのオフ・リーク電流が上記２個以上の他
のＭＯＳトランジスタのうちの少なくとも１個のＭＯＳ
トランジスタのオフ・リーク電流よりも小さくなるよう
に設定されていることを特徴とするものである。図６
は、図５のダイナミック回路の変形例を示している。
【００４５】このダイナミック回路は、図５のダイナミ
ック回路と比べて、バスライン５１とＶssノードとの間
のｍ本の電流パスのそれぞれに、直列に接続された３個
のＮＭＯＳトランジスタＮ３ｊ、Ｎ２ｊ、Ｎ１ｊ（ｊ＝
１、…ｍ）が挿入されている。そして、上記直列に接続
された３個のＮＭＯＳトランジスタのうちの中間に位置
するＮＭＯＳトランジスタＮ２ｊの各ゲートに対応して
コマンドに対応して変化する制御信号ψｊ（ｊ＝１、…
ｍ）が与えられ、残りの２個のＮＭＯＳトランジスタＮ
１ｊ、Ｎ３ｊの各ゲートに対応してデータＳｊ、Ｄｊ
（ｊ＝１、…ｍ）が与えられる。この場合、中間に位置
するＮＭＯＳトランジスタＮ２ｊのオフ・リーク電流の
大きさが残りの２個のＮＭＯＳトランジスタＮ１ｊ、Ｎ
３ｊのそれぞれのオフ・リーク電流の中間になるように
設定されている。
ック回路と比べて、バスライン５１とＶssノードとの間
のｍ本の電流パスのそれぞれに、直列に接続された３個
のＮＭＯＳトランジスタＮ３ｊ、Ｎ２ｊ、Ｎ１ｊ（ｊ＝
１、…ｍ）が挿入されている。そして、上記直列に接続
された３個のＮＭＯＳトランジスタのうちの中間に位置
するＮＭＯＳトランジスタＮ２ｊの各ゲートに対応して
コマンドに対応して変化する制御信号ψｊ（ｊ＝１、…
ｍ）が与えられ、残りの２個のＮＭＯＳトランジスタＮ
１ｊ、Ｎ３ｊの各ゲートに対応してデータＳｊ、Ｄｊ
（ｊ＝１、…ｍ）が与えられる。この場合、中間に位置
するＮＭＯＳトランジスタＮ２ｊのオフ・リーク電流の
大きさが残りの２個のＮＭＯＳトランジスタＮ１ｊ、Ｎ
３ｊのそれぞれのオフ・リーク電流の中間になるように
設定されている。
【００４６】
【発明の効果】上述したように本発明によれば、高速動
作だけでなく、消費電力を削減するための低速動作も容
易に可能になるダイナミック回路を実現することができ
る。
作だけでなく、消費電力を削減するための低速動作も容
易に可能になるダイナミック回路を実現することができ
る。
【００４７】従って、本発明のダイナミック回路をプロ
セッサに使用したコンピュータシステムにおいて、キー
入力待ち状態などのウェイト状態における動作周波数を
下げたり、アプリケーションソフトによっては使用頻度
の少ない機能回路ブロックの動作周波数を下げたりし
て、少しでも消費電力を減らすことが可能になる。
セッサに使用したコンピュータシステムにおいて、キー
入力待ち状態などのウェイト状態における動作周波数を
下げたり、アプリケーションソフトによっては使用頻度
の少ない機能回路ブロックの動作周波数を下げたりし
て、少しでも消費電力を減らすことが可能になる。
【図１】本発明の第１実施例に係るダイナミック回路の
一般的な構成を示す回路図。
一般的な構成を示す回路図。
【図２】図１のダイナミック回路の一具体例に係るＣＭ
ＯＳクロックドインバータ回路を示す回路図および制御
用のクロック信号を示す波形図。
ＯＳクロックドインバータ回路を示す回路図および制御
用のクロック信号を示す波形図。
【図３】本発明の第２実施例に係るダイナミック回路の
一般的な構成を示す回路図。
一般的な構成を示す回路図。
【図４】図３のダイナミック回路の一具体例に係るＣＭ
ＯＳ回路を示す回路図。
ＯＳ回路を示す回路図。
【図５】本発明の第３実施例に係るダイナミック回路を
示す回路図。
示す回路図。
【図６】図５のダイナミック回路の変形例を示す回路
図。
図。
１０…信号入力ノード、１１…ダイナミック・ノード、
３１〜３ｎ…ＣＭＯＳトランスファゲート、４１…ＣＭ
ＯＳインバータ回路、５１…バスライン、Ｐ２、Ｐ２１
〜Ｐ２ｎ、Ｎ２、Ｎ１１〜Ｎ１ｍ、Ｎ２１〜Ｎ２ｍ、Ｎ
３１〜Ｎ３ｍ…電荷供給制御用のＭＯＳトランジスタ、
Ｐ１、Ｎ１…ＭＯＳトランジスタ回路のＭＯＳトランジ
スタ、ＳＧ１〜ＳＧｎ…信号源。
３１〜３ｎ…ＣＭＯＳトランスファゲート、４１…ＣＭ
ＯＳインバータ回路、５１…バスライン、Ｐ２、Ｐ２１
〜Ｐ２ｎ、Ｎ２、Ｎ１１〜Ｎ１ｍ、Ｎ２１〜Ｎ２ｍ、Ｎ
３１〜Ｎ３ｍ…電荷供給制御用のＭＯＳトランジスタ、
Ｐ１、Ｎ１…ＭＯＳトランジスタ回路のＭＯＳトランジ
スタ、ＳＧ１〜ＳＧｎ…信号源。
Claims (5)
- 【請求項１】 ダイナミック・ノードに連なる電流パス
に挿入された少なくとも１個のＭＯＳトランジスタ回路
と、 上記電流パスに挿入されて上記ＭＯＳトランジスタ回路
に直列に接続され、クロック信号によって上記ダイナミ
ック・ノードに対する電荷の供給を制御するようにスイ
ッチ制御される電荷供給制御用のＭＯＳトランジスタと
を具備し、 上記電荷供給制御用のＭＯＳトランジスタのオフ・リー
ク電流が前記少なくとも１個のＭＯＳトランジスタ回路
に使用されているＭＯＳトランジスタのオフ・リーク電
流よりも小さくなるように設定されていることを特徴と
するダイナミック回路。 - 【請求項２】 請求項１記載のダイナミック回路におい
て、 前記電荷供給制御用のＭＯＳトランジスタの閾値電圧の
絶対値が前記ＭＯＳトランジスタ回路のＭＯＳトランジ
スタの閾値電圧の絶対値よりも大きくなるように設定さ
れていることを特徴とするダイナミック回路。 - 【請求項３】 請求項１記載のダイナミック回路におい
て、 前記電荷供給制御用のＭＯＳトランジスタのチャネル長
が、前記ＭＯＳトランジスタ回路のＭＯＳトランジスタ
のチャネル長よりも長くなるように設定されていること
を特徴とするダイナミック回路。 - 【請求項４】 請求項２に記載のダイナミック回路にお
いて、 前記電荷供給制御用のＭＯＳトランジスタは、このＭＯ
Ｓトランジスタの閾値電圧の絶対値を前記ＭＯＳトラン
ジスタ回路のＭＯＳトランジスタの閾値電圧の絶対値と
等しく実現した場合における飽和電流が得られるように
そのチャネル幅が設定されていることを特徴とするダイ
ナミック回路。 - 【請求項５】 請求項３に記載のダイナミック回路にお
いて、 前記電荷供給制御用のＭＯＳトランジスタは、このＭＯ
Ｓトランジスタのチャネル長を前記ＭＯＳトランジスタ
回路のチャネル長と等しく実現した場合における飽和電
流が得られるようにそのチャネル幅が設定されているこ
とをことを特徴とするダイナミック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027932A JPH06244714A (ja) | 1993-02-17 | 1993-02-17 | ダイナミック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027932A JPH06244714A (ja) | 1993-02-17 | 1993-02-17 | ダイナミック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244714A true JPH06244714A (ja) | 1994-09-02 |
Family
ID=12234673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027932A Pending JPH06244714A (ja) | 1993-02-17 | 1993-02-17 | ダイナミック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244714A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005323295A (ja) * | 2004-05-11 | 2005-11-17 | Asahi Kasei Microsystems Kk | ラッチ回路及びフリップフロップ回路 |
| KR20120130063A (ko) | 2011-05-20 | 2012-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9455709B2 (en) | 2014-03-05 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-02-17 JP JP5027932A patent/JPH06244714A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005323295A (ja) * | 2004-05-11 | 2005-11-17 | Asahi Kasei Microsystems Kk | ラッチ回路及びフリップフロップ回路 |
| KR20120130063A (ko) | 2011-05-20 | 2012-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9455709B2 (en) | 2014-03-05 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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