JPS63246843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63246843A JPS63246843A JP7961587A JP7961587A JPS63246843A JP S63246843 A JPS63246843 A JP S63246843A JP 7961587 A JP7961587 A JP 7961587A JP 7961587 A JP7961587 A JP 7961587A JP S63246843 A JPS63246843 A JP S63246843A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は集積回路装置に係わシ、特に信号線配置を改良
した半導体集積回路装置に関する。
した半導体集積回路装置に関する。
（従来の技術）
従来よシユーザーの要求に応じて設計する集積回路装置
（ＩＣ）は、例えば、ゲートアレイ、スタンダードセル
あるいはスーパインテグレーシ百ン等のセミカスタム方
式で設計されている。
（ＩＣ）は、例えば、ゲートアレイ、スタンダードセル
あるいはスーパインテグレーシ百ン等のセミカスタム方
式で設計されている。
セミカスタム方式を用いたＩＣは、信号線等を手動配線
で設計しているが、大規模な°物（ＬＳＩ）に至っては
コンピューターを用いた自動配置配線が主流になシつつ
ある。これによシ、開発費、開発期間も標準化が進み、
一般ユーザーに対する凡用性も高まっている。このよう
な自動配置配線によるＬＳＩ設計は、設計者が基本セル
の内容と、基本セル間に設けられる配線の間隔をコンピ
ューターに指定することによシ行われる。第３図はこの
ようにして設計されたポリセル方式のスタンダードセル
を示す。ポリセル方式は、セルの高さを統一して基本セ
ル３１の配置を行う。また基本セル列３２間に設けられ
た配線領域３５内で信号線３３は、隣接する信号線から
の雑音が乗らない程度に十分能して設けである。この間
隔はＬＳＩ内で最も雑音の乗シやすい信号を伝送する信
号線に基づいて決定され、この場合は、クリティカルパ
ス３４によって決められる。この信号線間の間隔は、先
にも述べたようにコンピューターに指定され、全信号線
間隔は一律に決定される。ここでは６μｍである。
で設計しているが、大規模な°物（ＬＳＩ）に至っては
コンピューターを用いた自動配置配線が主流になシつつ
ある。これによシ、開発費、開発期間も標準化が進み、
一般ユーザーに対する凡用性も高まっている。このよう
な自動配置配線によるＬＳＩ設計は、設計者が基本セル
の内容と、基本セル間に設けられる配線の間隔をコンピ
ューターに指定することによシ行われる。第３図はこの
ようにして設計されたポリセル方式のスタンダードセル
を示す。ポリセル方式は、セルの高さを統一して基本セ
ル３１の配置を行う。また基本セル列３２間に設けられ
た配線領域３５内で信号線３３は、隣接する信号線から
の雑音が乗らない程度に十分能して設けである。この間
隔はＬＳＩ内で最も雑音の乗シやすい信号を伝送する信
号線に基づいて決定され、この場合は、クリティカルパ
ス３４によって決められる。この信号線間の間隔は、先
にも述べたようにコンピューターに指定され、全信号線
間隔は一律に決定される。ここでは６μｍである。
先にも述べたクリティカルパス３４とは、隣接する信号
線の信号と異相の異なる信号を小電流で流す信号線であ
る。そのため線間容量（ミラー容りと隣接する信号線の
信号との電圧差によって発生する雑音が信号に乗りやす
い線である。この半導体集積回路装置にはクリティカル
パスが１本以上存在する。
線の信号と異相の異なる信号を小電流で流す信号線であ
る。そのため線間容量（ミラー容りと隣接する信号線の
信号との電圧差によって発生する雑音が信号に乗りやす
い線である。この半導体集積回路装置にはクリティカル
パスが１本以上存在する。
しかし、このようなりリティカルパスのために、全信号
線間に必要以上の間隔を取ることになり、その結実装置
全体の占有面積の縮小化への防げとなっていた。
線間に必要以上の間隔を取ることになり、その結実装置
全体の占有面積の縮小化への防げとなっていた。
（発明が解決しようとする問題点）
以上述べたように、従来の半導体集積回路装置は、雑音
の乗シやすい信号線に雑音が乗らない間隔で全信号線間
隔を取っていた。そのため、信号線の配線領域は、必要
以上の占有面積を取シ、装置全体の面積縮小に対する妨
げとなっていた。
の乗シやすい信号線に雑音が乗らない間隔で全信号線間
隔を取っていた。そのため、信号線の配線領域は、必要
以上の占有面積を取シ、装置全体の面積縮小に対する妨
げとなっていた。
本発明は、以上のことに鑑みなされたもので、雑音の乗
りやすい信号線に乗る雑音を抑え、全信号線間隔を小さ
くすることにより、信号線の配線領域を縮小し、装置全
体の面積縮小化を図ることを目的とする。
りやすい信号線に乗る雑音を抑え、全信号線間隔を小さ
くすることにより、信号線の配線領域を縮小し、装置全
体の面積縮小化を図ることを目的とする。
〔発明の′Ｉｒ１ｔＨ，〕
（問題点を解決するための手段）
上記目的を達成するために、本発明では、雑音の乗りや
すい信号線の入力側に位相を反転する信号反転回路を設
け、その雑音の乗シやすい信号線中の信号を、隣接する
信号線中の信号の位相に近づけて伝送するように構成し
た。
すい信号線の入力側に位相を反転する信号反転回路を設
け、その雑音の乗シやすい信号線中の信号を、隣接する
信号線中の信号の位相に近づけて伝送するように構成し
た。
（作用う
不発明の最も雑音の乗シやすい信号線中で伝送される信
号（電圧）は、隣接する信号線中の信号に対して、反転
回路によシ同相に近づけられているので、信号線間の線
間容量による電流つまり雑音がこの信号線中に発生しな
い。
号（電圧）は、隣接する信号線中の信号に対して、反転
回路によシ同相に近づけられているので、信号線間の線
間容量による電流つまり雑音がこの信号線中に発生しな
い。
従って、雑音の乗シやすい信号線と隣接する信号線間隔
を狭くできる。これにより、全信号線間隔も一律に狭く
でき、信号線領域の占有面積の縮小化が図れる。
を狭くできる。これにより、全信号線間隔も一律に狭く
でき、信号線領域の占有面積の縮小化が図れる。
（実施例）
以下、本発明の詳細を実施例によって説明する。
第１図は本発明の一実施例に係わる半導体集積回路装置
を示す。第１図伸）は、ポリセル方式のスタンダードセ
ルテップの平面図である。化合物半導体であるＧ ａ
Ａ ｓ基板１上に、外周に沿って基板近くからＴ ｉ／
Ｐ ｔ ／ Ａ ｕの三層構造から成るパッド２を設
ける。さらに、基板１の中心部を中心にして基本セル列
３と配線領域４を設ける。この基本セル列３は、高さの
そろった多数の基本セルを並べて構成されておシ、基本
セルは、例えばショットキゲーへ界効果トランジスタ等
の素子よシ４４成される各種の論理回路を内蔵する。
を示す。第１図伸）は、ポリセル方式のスタンダードセ
ルテップの平面図である。化合物半導体であるＧ ａ
Ａ ｓ基板１上に、外周に沿って基板近くからＴ ｉ／
Ｐ ｔ ／ Ａ ｕの三層構造から成るパッド２を設
ける。さらに、基板１の中心部を中心にして基本セル列
３と配線領域４を設ける。この基本セル列３は、高さの
そろった多数の基本セルを並べて構成されておシ、基本
セルは、例えばショットキゲーへ界効果トランジスタ等
の素子よシ４４成される各種の論理回路を内蔵する。
第１図（ｂ）は、第１図ｔａｌで示したＡ領域の拡大部
分である。配線領域４には、雑音の乗シやすい線として
クリティカルパス６、とこれに隣接する信号線８，９、
さらにその他の信号線ｌＯが配置さのインバータから成
るｍｌの基本セル５と、入力段に小型のインバータを持
つ第２の基本セルフが設けられている。
分である。配線領域４には、雑音の乗シやすい線として
クリティカルパス６、とこれに隣接する信号線８，９、
さらにその他の信号線ｌＯが配置さのインバータから成
るｍｌの基本セル５と、入力段に小型のインバータを持
つ第２の基本セルフが設けられている。
このクリティカルパス６には、隣接する信号線８と信号
線９に比べ、微弱な電流しか流れていないが、電圧はほ
ぼ同相で変化している。
線９に比べ、微弱な電流しか流れていないが、電圧はほ
ぼ同相で変化している。
次に本発明の主要部分として、第１の基本セル５と、ク
リティカルパス６ 容量１線９、第２の基本セルフより
構成される信号伝達係の等価回路を示し、これを用いて
本実施例の作用を説明する。
リティカルパス６ 容量１線９、第２の基本セルフより
構成される信号伝達係の等価回路を示し、これを用いて
本実施例の作用を説明する。
セット信号、クロック信号、リセット信号が、第１の基
本セル内のＲ−８フリツン絹〉欠′力される。
本セル内のＲ−８フリツン絹〉欠′力される。
これらの信号の組み合わせによってこのフリラグフロッ
プから相補信号が出力され、一方はそのまま信号線９へ
、他方は小型のインバータ２２を経て反転してからクリ
ティカルパス６へ出力される。
プから相補信号が出力され、一方はそのまま信号線９へ
、他方は小型のインバータ２２を経て反転してからクリ
ティカルパス６へ出力される。
即ち、第１の基本セルから出力された時点で２つの信号
はほぼ同相になっている。クリティカルパス６と信号線
９にはそれぞれ、線抵抗Ｒｃ２３、線抵抗Ｒ２２４、対
地静電容量Ｃｃ２５、対地静クリティカルパス６を通っ
た信号は、第２の基本セルフに入力され、直ちに小屋の
インバータ２８によって再反転され、結果的にＲ−８フ
リツプ７０ツブ２１から発生した時点とほぼ同一の信号
に位相がもどる。このように、クリティカルパス６と信
号線９を通る信号は、はぼ同相である。従ってクリティ
カルパス２６内でのミラー容量による雑音の発生はなく
、また、信号の遅れも少ない。
はほぼ同相になっている。クリティカルパス６と信号線
９にはそれぞれ、線抵抗Ｒｃ２３、線抵抗Ｒ２２４、対
地静電容量Ｃｃ２５、対地静クリティカルパス６を通っ
た信号は、第２の基本セルフに入力され、直ちに小屋の
インバータ２８によって再反転され、結果的にＲ−８フ
リツプ７０ツブ２１から発生した時点とほぼ同一の信号
に位相がもどる。このように、クリティカルパス６と信
号線９を通る信号は、はぼ同相である。従ってクリティ
カルパス２６内でのミラー容量による雑音の発生はなく
、また、信号の遅れも少ない。
この場合対地静電容量ＣＣ２５，Ｃ２２６はＣ２７に比
べ十分小さく、クリティカルパスに雑音を乗せるほどの
ものではない。 。
べ十分小さく、クリティカルパスに雑音を乗せるほどの
ものではない。 。
また、クリティカルパス内の信号を単に反転、再反転す
るだけであシ、後段を大電流で押す必要がないため小型
のインバータで十分である。従って第１または第２の基
本セル内に実装してもセル自身が大きくはならない。
るだけであシ、後段を大電流で押す必要がないため小型
のインバータで十分である。従って第１または第２の基
本セル内に実装してもセル自身が大きくはならない。
このように、クリティカルパス中に雑音が乗ることがな
いので、信号線間隔を６μｍから２μｍにすることが可
能である。従って、配線領域を縮小することに伴い、装
置面積は従来の半分以下にすることができる。
いので、信号線間隔を６μｍから２μｍにすることが可
能である。従って、配線領域を縮小することに伴い、装
置面積は従来の半分以下にすることができる。
尚、本発明は、信号線を持ったセミカスタム方式を用い
たＬＳＩを初めとする全半導体集積回路に適用−で、き
、、、、４．、、Ｃ，とは、４言うま２：ｃも、な、い
。
たＬＳＩを初めとする全半導体集積回路に適用−で、き
、、、、４．、、Ｃ，とは、４言うま２：ｃも、な、い
。
以上述べたように、本発明によれば、雑音の乗りやすい
信号線中に雑音が乗ることがないので、全信号線間隔を
狭くすることができる。従って、半導体集積回路装置は
、信号線領域が小さくなシ、面積の縮小化を図ることが
可能である。
信号線中に雑音が乗ることがないので、全信号線間隔を
狭くすることができる。従って、半導体集積回路装置は
、信号線領域が小さくなシ、面積の縮小化を図ることが
可能である。
第１図は、本発明の一実施例を示す図、第２図は、一実
施例の要部の等価回路図、第３図は、従来例の主要部を
示す平面図である。 ３・・・基本セル列 ５・・・第１の基本セル ６・・・クリティカルパス ７・・・第２の基本セル ８・・・隣接した第１の信号線 ９・・・隣接した第２の信号線 １０・・・信号線 （ａ） （ｂ） 第１図
施例の要部の等価回路図、第３図は、従来例の主要部を
示す平面図である。 ３・・・基本セル列 ５・・・第１の基本セル ６・・・クリティカルパス ７・・・第２の基本セル ８・・・隣接した第１の信号線 ９・・・隣接した第２の信号線 １０・・・信号線 （ａ） （ｂ） 第１図
Claims (6)
- （１）半導体基板と、この基板上に複数配列された基本
セルと、この基本セル間を電気的に接続し、前記基板上
に平行に設けられた２本以上の信号線と、この信号線の
入力側に接続され、少なくとも１つの前記基本セル内の
出力段に設けられた信号反転回路とを具備したことを特
徴とする半導体集積回路装置。 - （２）前記基本セルは、相補型回路を内蔵したことを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - （３）前記信号反転回路は、小型のインバータであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 - （４）前記半導体基板は、半絶縁性の化合物半導体から
成ることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - （５）前記化合物半導体は、ＧａＡｓであることを特徴
とする特許請求の範囲第４項記載の半導体集積回路装置
。 - （６）前記相補型回路は、Ｒ−Ｓフリップフロップであ
ることを特徴とする特許請求の範囲第２項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7961587A JPS63246843A (ja) | 1987-04-02 | 1987-04-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7961587A JPS63246843A (ja) | 1987-04-02 | 1987-04-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246843A true JPS63246843A (ja) | 1988-10-13 |
Family
ID=13694958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7961587A Pending JPS63246843A (ja) | 1987-04-02 | 1987-04-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186666A (ja) * | 1989-01-13 | 1990-07-20 | Toshiba Corp | 半導体集積回路 |
| JPH06295958A (ja) * | 1992-04-08 | 1994-10-21 | Fu-Chieh Hsu | 回路モジュール冗長性アーキテクチャ |
| US5869852A (en) * | 1997-04-08 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and semiconductor integrated circuit having layout designed by cell base system |
-
1987
- 1987-04-02 JP JP7961587A patent/JPS63246843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186666A (ja) * | 1989-01-13 | 1990-07-20 | Toshiba Corp | 半導体集積回路 |
| JPH06295958A (ja) * | 1992-04-08 | 1994-10-21 | Fu-Chieh Hsu | 回路モジュール冗長性アーキテクチャ |
| US5869852A (en) * | 1997-04-08 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and semiconductor integrated circuit having layout designed by cell base system |
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