JPH1117112A - 半導体集積回路のチップレイアウト方法 - Google Patents
半導体集積回路のチップレイアウト方法Info
- Publication number
- JPH1117112A JPH1117112A JP9166892A JP16689297A JPH1117112A JP H1117112 A JPH1117112 A JP H1117112A JP 9166892 A JP9166892 A JP 9166892A JP 16689297 A JP16689297 A JP 16689297A JP H1117112 A JPH1117112 A JP H1117112A
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- JP
- Japan
- Prior art keywords
- chip layout
- vertical
- integrated circuit
- semiconductor integrated
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【課題】 上位階層でのブロック配置を効率的に行い、
無駄なスペースをなくし、チップ面積を小さくすること
ができる半導体集積回路のチップレイアウト方法を提供
する。 【解決手段】 下位階層で作成する、チップレイアウト
を構成する機能ブロック（１５）〜（２４）は、縦横の
比が整数比であるという条件にて、その面積が最小とな
る様に設計されている。さらに、上位階層では、前記機
能ブロック（１５）〜（２４）の縦横の比が整数比であ
ることを利用することにより、使用しない無駄なスペー
スを作ることなく各ブロックを配置することができる。
無駄なスペースをなくし、チップ面積を小さくすること
ができる半導体集積回路のチップレイアウト方法を提供
する。 【解決手段】 下位階層で作成する、チップレイアウト
を構成する機能ブロック（１５）〜（２４）は、縦横の
比が整数比であるという条件にて、その面積が最小とな
る様に設計されている。さらに、上位階層では、前記機
能ブロック（１５）〜（２４）の縦横の比が整数比であ
ることを利用することにより、使用しない無駄なスペー
スを作ることなく各ブロックを配置することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるチップレイアウト方法に関するものである。
おけるチップレイアウト方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３は従来の
チップレイアウト設計における機能ブロックの配置例を
示す図である。
例えば、以下に示すようなものがあった。図３は従来の
チップレイアウト設計における機能ブロックの配置例を
示す図である。
【０００３】一般に従来のチップレイアウト設計は、ま
ず各機能ブロック（１）〜（１０）の面積が最小になる
様に作成し、その後、上位階層にて前記機能ブロック
（１）〜（１０）を使用し、１チップ面積が最小となる
様にブロックの配置配線を行うという方法により、レイ
アウト設計を行っていた。
ず各機能ブロック（１）〜（１０）の面積が最小になる
様に作成し、その後、上位階層にて前記機能ブロック
（１）〜（１０）を使用し、１チップ面積が最小となる
様にブロックの配置配線を行うという方法により、レイ
アウト設計を行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のブロック配置方法では、各機能ブロック（１）
〜（１０）のサイズが最小となる様に設計されており、
ブロックの縦横のサイズが統一されていないため、上位
階層にて各ブロックを配置する際、各ブロック間に使用
しない無駄なスペース（１１）〜（１４）が発生すると
いう問題点があった。
た従来のブロック配置方法では、各機能ブロック（１）
〜（１０）のサイズが最小となる様に設計されており、
ブロックの縦横のサイズが統一されていないため、上位
階層にて各ブロックを配置する際、各ブロック間に使用
しない無駄なスペース（１１）〜（１４）が発生すると
いう問題点があった。
【０００５】本発明は、上記問題点を除去し、上位階層
でのブロック配置を効率的に行い、無駄なスペースをな
くし、チップ面積を小さくすることができる半導体集積
回路のチップレイアウト方法を提供することを目的とす
る。
でのブロック配置を効率的に行い、無駄なスペースをな
くし、チップ面積を小さくすることができる半導体集積
回路のチップレイアウト方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体集積回路のチップレイアウト方法におい
て、下位階層にて作成する、チップレイアウトを構成す
る機能ブロックの縦横のサイズを整数比に統一し、この
縦横の比が整数比であることを利用して、上位階層での
ブロック配置を行うようにしたものである。
成するために、 〔１〕半導体集積回路のチップレイアウト方法におい
て、下位階層にて作成する、チップレイアウトを構成す
る機能ブロックの縦横のサイズを整数比に統一し、この
縦横の比が整数比であることを利用して、上位階層での
ブロック配置を行うようにしたものである。
【０００７】〔２〕半導体集積回路のチップレイアウト
方法において、下位階層にて作成する、チップレイアウ
トを構成する機能ブロックの縦横どちらか一方の辺を整
数比に統一し、この縦横どちらか一方の辺が整数比であ
ることを利用して、上位階層でのブロック配置を行うよ
うにしたものである。したがって、本発明によれば、上
位階層でのブロック配置を効率的に行い、無駄なスペー
スをなくし、チップ面積を小さくすることができる。
方法において、下位階層にて作成する、チップレイアウ
トを構成する機能ブロックの縦横どちらか一方の辺を整
数比に統一し、この縦横どちらか一方の辺が整数比であ
ることを利用して、上位階層でのブロック配置を行うよ
うにしたものである。したがって、本発明によれば、上
位階層でのブロック配置を効率的に行い、無駄なスペー
スをなくし、チップ面積を小さくすることができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体集積回路のチップレイアウト方
法の説明図である。この図に示すように、チップレイア
ウトを構成する機能ブロック（１５）〜（２４）は、縦
横の比が整数比であるという条件にて、その面積が最小
となる様に設計されている。さらに、上位階層では、前
記機能ブロック（１５）〜（２４）の縦横の比が整数比
であることを利用することにより、使用しない無駄なス
ペースを作ることなく、各ブロックを配置することがで
きる。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体集積回路のチップレイアウト方
法の説明図である。この図に示すように、チップレイア
ウトを構成する機能ブロック（１５）〜（２４）は、縦
横の比が整数比であるという条件にて、その面積が最小
となる様に設計されている。さらに、上位階層では、前
記機能ブロック（１５）〜（２４）の縦横の比が整数比
であることを利用することにより、使用しない無駄なス
ペースを作ることなく、各ブロックを配置することがで
きる。
【０００９】すなわち、図１においては、機能ブロック
（１５）は縦１横５、機能ブロック（１６）は縦４横
１、機能ブロック（１７）は縦１横１、機能ブロック
（１８）は縦１横１、機能ブロック（１９）は縦１横
２、機能ブロック（２０）は縦１横５、機能ブロック
（２１）は縦２横１、機能ブロック（２２）は縦３横
１、機能ブロック（２３）は縦３横１、機能ブロック
（２４）は縦４横１である。
（１５）は縦１横５、機能ブロック（１６）は縦４横
１、機能ブロック（１７）は縦１横１、機能ブロック
（１８）は縦１横１、機能ブロック（１９）は縦１横
２、機能ブロック（２０）は縦１横５、機能ブロック
（２１）は縦２横１、機能ブロック（２２）は縦３横
１、機能ブロック（２３）は縦３横１、機能ブロック
（２４）は縦４横１である。
【００１０】このように、第１実施例によれば、チップ
レイアウトを構成する機能ブロックの縦横の比が整数比
で設計されているため、上位階層でのブロック配置が簡
素化され、かつ無駄なスペースを作ることなく、ブロッ
クの配置が可能となる。次に、本発明の第２実施例につ
いて説明する。図２は本発明の第２実施例を示す半導体
集積回路のチップレイアウト方法の説明図である。
レイアウトを構成する機能ブロックの縦横の比が整数比
で設計されているため、上位階層でのブロック配置が簡
素化され、かつ無駄なスペースを作ることなく、ブロッ
クの配置が可能となる。次に、本発明の第２実施例につ
いて説明する。図２は本発明の第２実施例を示す半導体
集積回路のチップレイアウト方法の説明図である。
【００１１】この図に示すように、チップレイアウトを
構成する機能ブロックの縦横の一方の辺を任意に決めて
おく。ここでは、縦の辺を決めておき、もう一方の辺で
ある横を整数比に決める。さらに上位階層にて機能ブロ
ック（２５）〜（３４）の一方の辺が整数比であること
を利用することにより、無駄なスペースを作ることな
く、各ブロックを配置することができる。
構成する機能ブロックの縦横の一方の辺を任意に決めて
おく。ここでは、縦の辺を決めておき、もう一方の辺で
ある横を整数比に決める。さらに上位階層にて機能ブロ
ック（２５）〜（３４）の一方の辺が整数比であること
を利用することにより、無駄なスペースを作ることな
く、各ブロックを配置することができる。
【００１２】すなわち、図２においては、機能ブロック
（２５）は縦１、機能ブロック（２６）は縦４、機能ブ
ロック（２７）は縦１、機能ブロック（２８）は縦２、
機能ブロック（２９）は縦１、機能ブロック（３０）は
縦３、機能ブロック（３１）は縦１、機能ブロック（３
２）は縦２、機能ブロック（３３）は縦１、機能ブロッ
ク（３４）は縦４であり、それぞれのもう一方の辺を整
数比に決める。
（２５）は縦１、機能ブロック（２６）は縦４、機能ブ
ロック（２７）は縦１、機能ブロック（２８）は縦２、
機能ブロック（２９）は縦１、機能ブロック（３０）は
縦３、機能ブロック（３１）は縦１、機能ブロック（３
２）は縦２、機能ブロック（３３）は縦１、機能ブロッ
ク（３４）は縦４であり、それぞれのもう一方の辺を整
数比に決める。
【００１３】このように、第２実施例によれば、チップ
レイアウトを構成する機能ブロックの縦、横どちらか一
方の辺を整数比で統一して設計するため、機能ブロック
設計の際にサイズの設定の範囲が広がり、上位階層での
ブロック配置が組み易く、無駄なスペースを作ることな
く、ブロックの配置が可能となる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
レイアウトを構成する機能ブロックの縦、横どちらか一
方の辺を整数比で統一して設計するため、機能ブロック
設計の際にサイズの設定の範囲が広がり、上位階層での
ブロック配置が組み易く、無駄なスペースを作ることな
く、ブロックの配置が可能となる。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００１４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１に記載の発明によれば、チップレイアウ
トを構成する機能ブロックの縦横の比が整数比で設計さ
れているため、上位階層でのブロック配置が簡素化さ
れ、かつ無駄なスペースを作ることなく、ブロックの配
置が可能となる。
よれば、以下のような効果を奏することができる。 （１）請求項１に記載の発明によれば、チップレイアウ
トを構成する機能ブロックの縦横の比が整数比で設計さ
れているため、上位階層でのブロック配置が簡素化さ
れ、かつ無駄なスペースを作ることなく、ブロックの配
置が可能となる。
【００１５】（２）請求項２に記載の発明によれば、チ
ップレイアウトを構成する機能ブロックの縦、横どちら
か一方の辺を整数比で統一して設計するため、機能ブロ
ック設計の際にサイズの設定の範囲が広がり、上位階層
でのブロック配置が組み易く、無駄なスペースを作るこ
となく、ブロックの配置が可能となる。
ップレイアウトを構成する機能ブロックの縦、横どちら
か一方の辺を整数比で統一して設計するため、機能ブロ
ック設計の際にサイズの設定の範囲が広がり、上位階層
でのブロック配置が組み易く、無駄なスペースを作るこ
となく、ブロックの配置が可能となる。
【図１】本発明の第１実施例を示す半導体集積回路のチ
ップレイアウト方法の説明図である。
ップレイアウト方法の説明図である。
【図２】本発明の第２実施例を示す半導体集積回路のチ
ップレイアウト方法の説明図である。
ップレイアウト方法の説明図である。
【図３】従来のチップレイアウト設計における機能ブロ
ックの配置例を示す図である。
ックの配置例を示す図である。
（１５）〜（２４），（２５）〜（３４） 機能ブロ
ック
ック
Claims (2)
- 【請求項１】 下位階層にて作成する、チップレイアウ
トを構成する機能ブロックの縦横のサイズを整数比に統
一し、該縦横の比が整数比であることを利用して上位階
層でのブロック配置を行うことを特徴とする半導体集積
回路のチップレイアウト方法。 - 【請求項２】 下位階層にて作成する、チップレイアウ
トを構成する機能ブロックの縦横どちらか一方の辺を整
数比に統一し、該縦横どちらか一方の辺が整数比である
ことを利用して上位階層でのブロック配置を行うことを
特徴とする半導体集積回路のチップレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166892A JPH1117112A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路のチップレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166892A JPH1117112A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路のチップレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117112A true JPH1117112A (ja) | 1999-01-22 |
Family
ID=15839567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166892A Withdrawn JPH1117112A (ja) | 1997-06-24 | 1997-06-24 | 半導体集積回路のチップレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117112A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584008B2 (en) | 1999-05-19 | 2003-06-24 | Semiconductor Technology Academic Research Center | Ferroelectric non-volatile memory device including a layered structure formed on a substrate |
-
1997
- 1997-06-24 JP JP9166892A patent/JPH1117112A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584008B2 (en) | 1999-05-19 | 2003-06-24 | Semiconductor Technology Academic Research Center | Ferroelectric non-volatile memory device including a layered structure formed on a substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |