JP3169069B2 - 半導体集積回路の階層レイアウトシステム、レイアウト方法及びこれが書き込まれた記憶媒体 - Google Patents

半導体集積回路の階層レイアウトシステム、レイアウト方法及びこれが書き込まれた記憶媒体

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JP3169069B2
JP3169069B2 JP00088598A JP88598A JP3169069B2 JP 3169069 B2 JP3169069 B2 JP 3169069B2 JP 00088598 A JP00088598 A JP 00088598A JP 88598 A JP88598 A JP 88598A JP 3169069 B2 JP3169069 B2 JP 3169069B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトシステムに関し、特に、階層的にレイアウト
を行う半導体集積回路の階層レイアウトシステムに関す
る。
【０００２】
【従来の技術】近年、半導体集積回路においては、発注
から納入までにかかる工数を短縮するため、回路を複数
のブロックに分割し、ブロック毎に設計を行い、その
後、設計が完了したブロックをチップ上に搭載するとい
う階層的な設計が行われている。
【０００３】以下に、従来の半導体回路の階層的なレイ
アウト処理について具体例を挙げて説明する。
【０００４】図６は、従来の半導体集積回路の階層的な
レイアウト処理の一例を説明するためのフローチャート
である。
【０００５】まず、回路全体の接続情報となるネットリ
ストが入力される（ステップＳ１０１）。
【０００６】次に、ステップＳ１０１において入力され
たネットリストに基づいて、チップ全体のレイアウトが
行われる。ここでは、分割された複数のブロックの配置
及び各ブロックのサイズが決定される（ステップＳ１０
２）。
【０００７】ステップＳ１０２において、チップ全体の
レイアウトが決定されると、下位階層となるブロックそ
れぞれにおけるレイアウトが行われる。
【０００８】まず、下位階層となる全てのブロックにお
いて内部のレイアウト処理が完了したかどうかが判断さ
れる（ステップＳ１０３）。
【０００９】ステップＳ１０３において、下位階層とな
る全てのブロックにおいて内部のレイアウト処理が完了
していないと判断された場合、レイアウトを実施するブ
ロックが選択される（ステップＳ１０４）。
【００１０】次に、ステップＳ１０４にて選択されたブ
ロックのサイズ情報がステップＳ１０２における処理か
ら取得される（ステップＳ１０５）。
【００１１】次に、ブロック内におけるセル列の生成
（ステップＳ１０６）、電源配線（ステップＳ１０７）
及び配置配線（ステップＳ１０８）が順次行われ、その
後、ステップＳ１０３における処理に戻り、下位階層と
なる全てのブロックにおいて内部のレイアウト処理が完
了したかどうかが再び判断される。
【００１２】ステップＳ１０３において、下位階層とな
る全てのブロックにおいて内部のレイアウト処理が完了
したと判断された場合、上位階層となるチップ上におけ
る電源配線（ステップＳ１０９）及び配置配線（ステッ
プＳ１１０）が順次行われ、処理が終了する。
【００１３】以下に、上述した一連の処理のうち、電源
配線処理について詳細に説明する。
【００１４】図７は、図６に示したステップＳ１０７に
おける電源配線処理を説明するための図であり、図８
は、図６に示したステップＳ１０９における電源配線処
理を説明するための図である。
【００１５】上述したような従来の半導体集積回路の階
層的なレイアウト処理においては、下位階層となるブロ
ックを構成するセルの位置や配線領域の大きさが様々で
ある。そのため、下位階層となるブロックをチップ上に
搭載する際、各ブロックのそれぞれに電源及び接地電位
を供給することが困難となっている。
【００１６】そこで図７に示すように、下位階層となる
ブロック１０３にリング状の電源ライン１１１及びＧＮ
Ｄライン１１２を配置し、さらに図８に示すように、下
位階層となるブロックをチップ上に搭載する際、上位階
層となるチップ上の電源ライン１０１及びＧＮＤライン
１０２を、下位階層となるブロック１０３上にリング状
に配置された電源ライン１１１及びＧＮＤライン１１２
にそれぞれ接続することにより、下位階層となる複数の
ブロックのそれぞれに電源及び接地電位が供給されてい
る。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体集積回路の階層的なレイアウト処
理においては、下位階層となる複数のブロックのそれぞ
れにリング状の電源及びＧＮＤ配線が配置されているた
め、各ブロック内において、配置配線のためのスペース
の他にリング状の電源及びＧＮＤ配線のためのスペース
が必要となり、それが原因となって半導体集積回路が大
型化してしまうという問題点がある。
【００１８】ここで、リング状の電源及びＧＮＤ配線の
ためのスペースにおいては、下位階層となる複数のブロ
ックを構成するセルの位置や配線領域の大きさが様々で
あることによって、各ブロックへ電源及び接地電位の供
給を供給することが困難となることを回避するために設
けられたものであるため、下位階層となる複数のブロッ
クを構成するセルの位置や配線領域を上位階層となるチ
ップ上のセルの位置や配線領域と相関性を持たせれば、
上記問題点は解決する。
【００１９】本発明は、下位階層となるブロックにリン
グ状の電源及びＧＮＤ配線を配置することなく、階層的
なレイアウトを行うことができる半導体集積回路の階層
レイアウトシステム、レイアウト方法及びこれが書き込
まれた記憶媒体を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体集積回路を複数のブロックに分割し
てブロック毎に設計を行い、設計が完了したブロックを
チップ上に搭載することにより半導体集積回路のレイア
ウトを階層的に行う半導体集積回路の階層レイアウトシ
ステムにおいて、前記半導体集積回路全体の接続情報が
入力される入力手段と、該入力手段を介して入力された
接続情報に基づいてチップ上のセル列を生成する第１の
セル列生成手段と、前記入力手段を介して入力された接
続情報と前記第１のセル列生成手段にて生成されたセル
列とに基づいて前記複数のブロックの配置及び各ブロッ
クの大きさを決定するレイアウト手段と、前記第１のセ
ル列生成手段にて生成されたチップ上のセル列と前記レ
イアウト手段にて決定されたブロックの大きさとに基づ
いてブロック内のセル列を生成する第２のセル列生成手
段とを有することを特徴とする。
【００２１】
【００２２】また、前記第２のセル生成手段は、前記ブ
ロック内のセル列の大きさを、前記第１のセル列生成手
段にて生成されたセル列の大きさと等しくなるように設
定することを特徴とする。
【００２３】また、前記レイアウト手段は、前記複数の
ブロックの大きさを、前記第１のセル列生成手段にて生
成されたセルの大きさの整数倍とすることを特徴とす
る。
【００２４】また、前記レイアウト手段は、前記複数の
ブロックを前記第１のセル列生成手段にて生成されたセ
ル列に合わせた位置に配置することを特徴とする。
【００２５】
【００２６】また、前記入力手段を介して入力された接
続情報と前記レイアウト手段にて決定されたブロックの
配置及び大きさとに基づいて回路全体の電源配線を行う
第１の電源配線手段と、該第１の電源配線手段における
電源配線に基づいてブロック内の電源配線を行う第２の
電源配線手段とを有することを特徴とする。
【００２７】また、前記第１の電源配線手段は、回路全
体の電源配線のうち、前記ブロックを通過する電源配線
を削除する手段を有し、前記第２の電源配線手段は、前
記第１の電源配線手段にて削除された電源配線をブロッ
ク内に配線する手段を有することを特徴とする。
【００２８】また、前記入力手段を介して入力された接
続情報と前記第２のセル列生成手段にて生成されたセル
列と前記第２の電源配線手段における電源配線とに基づ
いてブロック内の配置配線を行う第２の自動配置配線処
理手段と、前記入力手段を介して入力された接続情報と
前記第１のセル列生成手段にて生成されたセル列と前記
第１の電源配線手段における電源配線と前記第２の自動
配線処理手段におけるブロック内の配置配線とに基づい
てチップ上の配置配線を行う第１の自動電源配線処理手
段とを有することを特徴とする。
【００２９】また、半導体集積回路を複数のブロックに
分割する処理と、分割されたブロック毎に設計を行う処
理と、設計が完了したブロックをチップ上に搭載する処
理とを有し、半導体集積回路のレイアウトを階層的に行
う半導体集積回路の階層レイアウト方法において、前記
半導体集積回路全体の接続情報を入力する第１の処理
と、該第１の処理にて入力された接続情報に基づいてチ
ップ上のセル列を生成する第２の処理と、前記第１の処
理にて入力された接続情報と前記第２の処理にてにて生
成されたセル列とに基づいて前記複数のブロックの配置
及び各ブロックの大きさを決定する第３の処理と、前記
第２の処理にて生成されたチップ上のセル列と前記第３
の処理にて決定されたブロックの大きさとに基づいてブ
ロック内のセル列を生成する第４の処理を順次行うこと
により半導体集積回路のレイアウトを階層的に行うこと
を特徴とする。
【００３０】また、前記第４の処理は、前記ブロック内
のセル列の大きさを、前記第２の処理にて生成されたセ
ル列の大きさと等しくなるように設定することを特徴と
する。
【００３１】また、前記第３の処理は、前記複数のブロ
ックの大きさを、前記第２の処理にて生成されたセル列
の大きさの整数倍とすることを特徴とする。
【００３２】また、前記第３の処理は、前記複数のブロ
ックを前記第２の処理にて生成されたセル列に合わせた
位置に配置することを特徴とする。
【００３３】また、半導体集積回路を複数のブロックに
分割する処理と、分割されたブロック毎に設計を行う処
理と、設計が完了したブロックをチップ上に搭載する処
理とを有し、半導体集積回路のレイアウトを階層的に行
う半導体集積回路の階層レイアウト方法において、前記
半導体集積回路全体の接続情報を入力する第１の処理
と、該第１の処理にて入力された接続情報に基づいてチ
ップ上のセル列を生成する第２の処理と、前記第１の処
理にて入力された接続情報と前記第２の処理にてにて生
成されたセル列とに基づいて前記複数のブロックの配置
及び各ブロックの大きさを決定する第３の処理と、前記
第１の処理にて入力された接続情報と前記第３の処理に
て決定されたブロックの配置及び大きさとに基づいて回
路全体の電源配線を行う第４の処理と、前記第２の処理
にて生成されたチップ上のセル列と前記第３の処理にて
決定されたブロックの大きさとに基づいてブロック内の
セル列を生成する第５の処理と、前記第４の処理におけ
る電源配線に基づいてブロック内の電源配線を行う第６
の処理とを順次行うことにより半導体集積回路のレイア
ウトを階層的に行うことを特徴とする。
【００３４】また、前記第４の処理は、回路全体の電源
配線のうち、前記ブロックを通過する電源配線を削除
し、前記第６の処理は、前記第５の処理にて削除された
電源配線をブロック内に配線することを特徴とする。
【００３５】また、半導体集積回路を複数のブロックに
分割する処理と、分割されたブロック毎に設計を行う処
理と、設計が完了したブロックをチップ上に搭載する処
理とを有し、半導体集積回路のレイアウトを階層的に行
う半導体集積回路の階層レイアウト方法において、前記
半導体集積回路全体の接続情報を入力する第１の処理
と、該第１の処理にて入力された接続情報に基づいてチ
ップ上のセル列を生成する第２の処理と、前記第１の処
理にて入力された接続情報と前記第２の処理にてにて生
成されたセル列とに基づいて前記複数のブロックの配置
及び各ブロックの大きさを決定する第３の処理と、前記
第１の処理にて入力された接続情報と前記第３の処理に
て決定されたブロックの配置及び大きさとに基づいて回
路全体の電源配線を行う第４の処理と、前記第２の処理
にて生成されたチップ上のセル列と前記第３の処理にて
決定されたブロックの大きさとに基づいてブロック内の
セル列を生成する第５の処理と、前記第４の処理におけ
る電源配線に基づいてブロック内の電源配線を行う第６
の処理と、前記第１の処理にて入力された接続情報と前
記第５の処理にて生成されたセル列と前記第６の処理に
おける電源配線とに基づいてブロック内の配置配線を行
う第７の処理と、前記第１の処理にて入力された接続情
報と前記第２の処理にて生成されたセル列と前記第４の
処理における電源配線と前記第７の処理におけるブロッ
ク内の配置配線とに基づいてチップ上の配置配線を行う
第８の処理とを順次行うことにより半導体集積回路のレ
イアウトを階層的に行うことを特徴とする。
【００３６】また、前記第７の処理にて、ブロック内の
配置配線が該ブロックの大きさでは不可能な場合、前記
第３の処理に戻り、該ブロックの大きさを再度決定する
ことを特徴とする。
【００３７】また、記憶媒体であって、前記半導体集積
回路の階層レイアウト方法が書き込まれたことを特徴と
する。
【００３８】（作用）上記のように構成された本発明に
おいては、半導体集積回路を複数のブロックに分割して
ブロック毎に設計を行い、設計が完了したブロックをチ
ップ上に搭載することにより半導体集積回路のレイアウ
トを階層的に行う場合に、まず、チップ上においてセル
列が生成され、そのセル列に基づいてブロックの配置及
び大きさが決定され、その後、チップ上のセル列とブロ
ックの大きさとに基づいてブロック内のセル列が生成さ
れる。
【００３９】このように、ブロックの大きさ及びブロッ
ク内のセル列がチップ上のセル列と相関性を持つように
決定または生成されるので、ブロックとセル列との電源
配線が統一され、下位階層となるブロックにリング状の
電源及びＧＮＤ配線を配置することなく、階層的なレイ
アウトが行われる。
【００４０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００４１】図１は、本発明の半導体集積回路の階層レ
イアウトシステムの実施の一形態を示すブロック図であ
る。なお、本形態は、回路を複数のブロックに分割し、
ブロック毎に設計を行い、その後、設計が完了したブロ
ックをチップ上に搭載するものである。
【００４２】本形態は図１に示すように、回路全体の接
続情報となるネットリストが入力されるネットリスト入
力手段１０と、ネットリスト入力手段１０を介して入力
されたネットリストが格納されるネットリスト格納手段
２０と、ネットリスト格納手段２０に格納されたネット
リストに基づいて、上位階層となるチップ上のレイアウ
ト処理を行うチップレベル処理手段３０と、ネットリス
ト格納手段２０に格納されたネットリストとチップレベ
ル処理手段３０における処理結果とに基づいて、下位階
層となる複数のブロックにおけるレイアウト処理を行う
ブロック処理手段４０と、チップレベル処理手段３０に
おいて処理が行われたレイアウトデータを出力するレイ
アウトデータ出力手段５０と、レイアウトデータ出力手
段５０を介して出力されたレイアウトデータが格納され
るレイアウトデータ格納手段６０とから構成されてお
り、チップレベル処理手段３０においては、ブロック処
理手段４０において配線処理が行われたレイアウトデー
タに基づいてチップ上の配置配線が行われる。
【００４３】また、チップレベル処理手段３０には、ネ
ットリスト格納手段２０に格納されたネットリストに基
づいてチップ上のセル列を生成する第１のセル列生成手
段３１と、ネットリスト格納手段２０に格納されたネッ
トリストとセル列生成手段３１にて生成されたセル列と
に基づいて、分割された複数のブロックの配置及び各ブ
ロックのサイズを決定し、チップ上のレイアウトを行う
レイアウト手段３２と、ネットリスト格納手段２０に格
納されたネットリストとレイアウト手段３２にて決定さ
れたチップ上のレイアウトとに基づいて、回路全体の電
源配線を行う第１の電源配線手段３３と、ネットリスト
格納手段２０に格納されたネットリストとセル列生成手
段３１にて生成されたセル列と電源配線手段３３におけ
る電源配線とブロック処理手段４０において配線処理が
行われた各ブロックのレイアウトデータとに基づいてチ
ップ上の配置配線を行う第１の自動配置配線手段３４と
が設けられており、また、ブロック処理手段４０には、
セル列生成手段３１にて生成されたチップ上のセル列と
レイアウト手段３２にて決定されたブロックのサイズと
に基づいてブロック内のセル列を生成する第２のセル列
生成手段４１と、電源配線手段３３における電源配線に
基づいてブロック内の電源配線を行う第２の電源配線手
段４３と、ネットリスト格納手段２０に格納されたネッ
トリストとセル列生成手段４１にて生成されたセル列と
電源配線手段４３における電源配線とに基づいてブロッ
ク内の配置配線を行う第２の自動配置配線処理手段４４
とが設けられている。
【００４４】以下に、上記のように構成された半導体集
積回路の階層レイアウトシステムを用いた階層レイアウ
ト方法について説明する。
【００４５】図２は、図１に示した半導体集積回路の階
層レイアウトシステムを用いた階層レイアウト方法を説
明するためのフローチャートである。
【００４６】まず、回路全体の接続情報となるネットリ
ストがネットリスト入力手段１０を介して入力され、ネ
ットリスト格納手段２０に格納される（ステップＳ
１）。
【００４７】次に、チップレベル処理手段３０内のセル
列生成手段３１において、ネットリスト格納手段２０に
格納されたネットリストに基づいてチップ上のセル列が
生成される（ステップＳ２）。
【００４８】次に、チップレベル処理手段３０内のレイ
アウト手段３２において、ネットリスト格納手段２０に
格納されたネットリストとセル列生成手段３１にて生成
されたセル列とに基づいて、分割された複数のブロック
の配置及び各ブロックのサイズが決定され、チップ上の
レイアウトが行われる（ステップＳ３）。なお、ブロッ
クのサイズにおいては、ステップＳ２にて生成されたセ
ル列の整数倍となるように決定される。
【００４９】次に、チップレベル処理手段３０内の電源
配線手段３３において、ネットリスト格納手段２０に格
納されたネットリストとレイアウト手段３２にて決定さ
れたチップ上のレイアウトとに基づいて、回路全体の電
源配線が行われ（ステップＳ４）、その後、下位階層と
なるブロックを通過する電源ライン及びＧＮＤラインが
削除される（ステップＳ５）。
【００５０】ステップＳ５までの処理が行われた後、下
位階層となるブロックのそれぞれにおけるレイアウト処
理が行われる。
【００５１】まず、下位階層となる全てのブロックにお
いて内部のレイアウト処理が完了したかどうかが判断さ
れる（ステップＳ６）。
【００５２】ステップＳ６において、下位階層となる全
てのブロックにおいて内部のレイアウト処理が完了して
いないと判断された場合、レイアウトを実施するブロッ
クが選択される（ステップＳ７）。
【００５３】次に、ステップＳ７にて選択されたブロッ
クのサイズ情報が、ステップＳ３における処理から取得
される（ステップＳ８）。
【００５４】次に、ブロック処理手段４０内のセル列生
成手段４１において、チップレベル処理手段３０内のセ
ル列生成手段３１にて生成されたチップ上のセル列と、
ステップＳ８にて取得されたブロックのサイズとに基づ
いてブロック内のセル列が生成される（ステップＳ
９）。なお、ステップＳ２にて生成されたチップレベル
のセル列とステップＳ９にて生成されたブロックのセル
列とは同じ大きさとなる。
【００５５】次に、ブロック処理手段４０内の電源配線
手段４３において、チップレベル処理手段３０内の電源
配線手段３３にて削除された電源ライン及びＧＮＤライ
ンがブロック内において電源ライン及びＧＮＤラインと
してそれぞれ配線される（ステップＳ１０）。
【００５６】次に、ブロック処理手段４０内の自動配置
配線手段４４において、ネットリスト格納手段２０に格
納されたネットリストとセル列生成手段４１にて生成さ
れたセル列と電源配線手段４３における電源配線とに基
づいてブロック内の配置配線が行われ（ステップＳ１
１）、その後、ステップＳ６における処理に戻り、下位
階層となる全てのブロックにおいて内部のレイアウト処
理が完了したかどうかが再び判断される。
【００５７】ここで、ステップＳ１１においてブロック
内の配置配線がそのブロックのサイズでは不可能な場
合、ステップＳ３における処理に戻り、ブロックサイズ
のリサイジングが行われる。ただし、ブロックサイズの
リサイジングが行われる際においても、ブロックのサイ
ズにおいては、ステップＳ２にて生成されたセル列の整
数倍となるように決定される。
【００５８】ステップＳ６において、下位階層となる全
てのブロックにおいて内部のレイアウト処理が完了した
と判断された場合、チップレベル処理手段３０内の自動
配線処理手段３４において、ネットリスト格納手段２０
に格納されたネットリストとセル列生成手段３１にて生
成されたセル列と電源配線手段３３における電源配線と
自動配線処理手段４４におけるブロック内の配置配線と
に基づいて、チップ上の配置配線が行われ（ステップＳ
１２）、処理が終了する。
【００５９】以下に、上述した一連の処理のうち、電源
配線処理について詳細に説明する。
【００６０】図３は、図２に示したステップＳ４におけ
る電源配線処理を説明するための図であり、図４は、図
２に示したステップＳ５における電源配線処理を説明す
るための図であり、図５は、図２に示したステップＳ１
０における電源配線処理を説明するための図である。
【００６１】本形態においては、まず図３に示すよう
に、チップ上の電源配線が行われ、次に、図４に示すよ
うに、チップ上に配線された電源ライン１及びＧＮＤラ
イン２のうち、下位階層となるブロック３を通過する電
源ライン１及びＧＮＤライン２が削除され、その後、図
５に示すように、図４にて削除された電源ライン１及び
ＧＮＤライン２がブロック３内において電源ライン１及
びＧＮＤライン２として配線され、それにより、下位階
層となるブロック３に電源及び接地電位が供給される。
【００６２】このように、ブロック内の電源配線をチッ
プ上の電源配線と相関性を持たせることにより、階層的
なレイアウトが行われた場合においても、図３に示すよ
うに、電源配線が統一される。
【００６３】なお、本形態においては二層の階層的なレ
イアウトについて説明したが、本発明はこれに限らず、
下位階層のブロックのセル列と上位階層のブロックのセ
ル列とが相関性を持つような大きさを有し、さらに、下
位階層のブロックを上位階層のブロックのセル列に合わ
せて配置すれば、二層を越える複数層の階層的なレイア
ウトであっても同様の効果を奏する。
【００６４】なお、上述した半導体集積回路の階層レイ
アウト方法においては、ＲＯＭ等の記憶媒体に書き込ま
れ、実施する際に該記憶媒体から読み出される。
【００６５】
【発明の効果】以上説明したように本発明においては、
半導体集積回路を複数のブロックに分割してブロック毎
に設計を行い、設計が完了したブロックをチップ上に搭
載することにより半導体集積回路のレイアウトを階層的
に行う場合に、まず、チップ上においてセル列が生成さ
れ、そのセル列に基づいてブロックの配置及び大きさが
決定され、その後、チップ上のセル列とブロックの大き
さとに基づいてブロック内のセル列が生成される構成と
し、ブロックの大きさ及びブロック内のセル列がチップ
上のセル列と相関性を持つように決定または生成される
ため、ブロックとチップとの電源配線が統一され、下位
階層となるブロックにリング状の電源及びＧＮＤ配線を
配置することなく、階層的なレイアウトを行うことがで
きる。
【００６６】それにより、各ブロック内においてリング
状の電源及びＧＮＤ配線のためのスペースが不要とな
り、半導体集積回路の大型化を回避することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の階層レイアウトシス
テムの実施の一形態を示すブロック図である。
【図２】図１に示した半導体集積回路の階層レイアウト
システムを用いた階層レイアウト方法を説明するための
フローチャートである。
【図３】図２に示したステップＳ４における電源配線処
理を説明するための図である。
【図４】図２に示したステップＳ５における電源配線処
理を説明するための図である。
【図５】図２に示したステップＳ１０における電源配線
処理を説明するための図である。
【図６】従来の半導体集積回路の階層的なレイアウト処
理の一例を説明するためのフローチャートである。
【図７】図６に示したステップＳ１０７における電源配
線処理を説明するための図である。
【図８】図６に示したステップＳ１０９における電源配
線処理を説明するための図である。
【符号の説明】
１ 電源ライン ２ ＧＮＤライン ３ ブロック ４ セル列 １０ ネットリスト入力手段 ２０ ネットリスト格納手段 ３０ チップレベル処理手段 ３１，４１ セル列生成手段 ３２ レイアウト手段 ３３，４３ 電源配線手段 ３４，４４ 自動配線処理手段 ５０ レイアウトデータ出力手段 ６０ レイアウトデータ格納手段

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体集積回路を複数のブロックに分割
    してブロック毎に設計を行い、設計が完了したブロック
    をチップ上に搭載することにより半導体集積回路のレイ
    アウトを階層的に行う半導体集積回路の階層レイアウト
    システムにおいて、 前記半導体集積回路全体の接続情報が入力される入力手
    段と、 該入力手段を介して入力された接続情報に基づいてチッ
    プ上のセル列を生成する第１のセル列生成手段と、 前記入力手段を介して入力された接続情報と前記第１の
    セル列生成手段にて生成されたセル列とに基づいて前記
    複数のブロックの配置及び各ブロックの大きさを決定す
    るレイアウト手段と、 前記第１のセル列生成手段にて生成されたチップ上のセ
    ル列と前記レイアウト手段にて決定されたブロックの大
    きさとに基づいてブロック内のセル列を生成する第２の
    セル列生成手段とを有することを特徴とする半導体集積
    回路の階層レイアウトシステム。
  2. 【請求項２】 請求項１に記載の半導体集積回路の階層
    レイアウトシステムにおいて、 前記第２のセル生成手段は、前記ブロック内のセル列の
    大きさを、前記第１のセル列生成手段にて生成されたセ
    ル列の大きさと等しくなるように設定することを特徴と
    する半導体集積回路の階層レイアウトシステム。
  3. 【請求項３】 請求項２に記載の半導体集積回路の階層
    レイアウトシステムにおいて、 前記レイアウト手段は、前記複数のブロックの大きさ
    を、前記第１のセル列生成手段にて生成されたセルの大
    きさの整数倍とすることを特徴とする半導体集積回路の
    階層レイアウトシステム。
  4. 【請求項４】 請求項３に記載の半導体集積回路の階層
    レイアウトシステムにおいて、 前記レイアウト手段は、前記複数のブロックを前記第１
    のセル列生成手段にて生成されたセル列に合わせた位置
    に配置することを特徴とする半導体集積回路の階層レイ
    アウトシステム。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体集積回路の階層レイアウトシステムにおいて、 前記入力手段を介して入力された接続情報と前記レイア
    ウト手段にて決定されたブロックの配置及び大きさとに
    基づいて回路全体の電源配線を行う第１の電源配線手段
    と、 該第１の電源配線手段における電源配線に基づいてブロ
    ック内の電源配線を行う第２の電源配線手段とを有する
    ことを特徴とする半導体集積回路の階層レイアウトシス
    テム。
  6. 【請求項６】 請求項５に記載の半導体集積回路の階層
    レイアウトシステムにおいて、 前記第１の電源配線手段は、回路全体の電源配線のう
    ち、前記ブロックを通過する電源配線を削除する手段を
    有し、 前記第２の電源配線手段は、前記第１の電源配線手段に
    て削除された電源配線をブロック内に配線する手段を有
    することを特徴とする半導体集積回路の階層レイアウト
    システム。
  7. 【請求項７】 請求項５または請求項６に記載の半導体
    集積回路の階層レイアウトシステムにおいて、 前記入力手段を介して入力された接続情報と前記第２の
    セル列生成手段にて生成されたセル列と前記第２の電源
    配線手段における電源配線とに基づいてブロック内の配
    置配線を行う第２の自動配置配線処理手段と、 前記入力手段を介して入力された接続情報と前記第１の
    セル列生成手段にて生成されたセル列と前記第１の電源
    配線手段における電源配線と前記第２の自動配線処理手
    段におけるブロック内の配置配線とに基づいてチップ上
    の配置配線を行う第１の自動電源配線処理手段とを有す
    ることを特徴とする半導体集積回路の階層レイアウトシ
    ステム。
  8. 【請求項８】 半導体集積回路を複数のブロックに分割
    する処理と、分割されたブロック毎に設計を行う処理
    と、設計が完了したブロックをチップ上に搭載する処理
    とを有し、半導体集積回路のレイアウトを階層的に行う
    半導体集積回路の階層レイアウト方法において、 前記半導体集積回路全体の接続情報を入力する第１の処
    理と、 該第１の処理にて入力された接続情報に基づいてチップ
    上のセル列を生成する第２の処理と、 前記第１の処理にて入力された接続情報と前記第２の処
    理にてにて生成されたセル列とに基づいて前記複数のブ
    ロックの配置及び各ブロックの大きさを決定する第３の
    処理と、 前記第２の処理にて生成されたチップ上のセル列と前記
    第３の処理にて決定されたブロックの大きさとに基づい
    てブロック内のセル列を生成する第４の処理を順次行う
    ことにより半導体集積回路のレイアウトを階層的に行う
    ことを特徴とする半導体集積回路の階層レイアウト方
    法。
  9. 【請求項９】 請求項８に記載の半導体集積回路の階層
    レイアウト方法において、 前記第４の処理は、前記ブロック内のセル列の大きさ
    を、前記第２の処理にて生成されたセル列の大きさと等
    しくなるように設定することを特徴とする半導体集積回
    路の階層レイアウト方法。
  10. 【請求項１０】 請求項９に記載の半導体集積回路の階
    層レイアウト方法において、 前記第３の処理は、前記複数のブロックの大きさを、前
    記第２の処理にて生成されたセル列の大きさの整数倍と
    することを特徴とする半導体集積回路の階層レイアウト
    方法。
  11. 【請求項１１】 請求項１０に記載の半導体集積回路の
    階層レイアウト方法において、 前記第３の処理は、前記複数のブロックを前記第２の処
    理にて生成されたセル列に合わせた位置に配置すること
    を特徴とする半導体集積回路の階層レイアウト方法。
  12. 【請求項１２】 半導体集積回路を複数のブロックに分
    割する処理と、分割されたブロック毎に設計を行う処理
    と、設計が完了したブロックをチップ上に搭載する処理
    とを有し、半導体集積回路のレイアウトを階層的に行う
    半導体集積回路の階層レイアウト方法において、 前記半導体集積回路全体の接続情報を入力する第１の処
    理と、 該第１の処理にて入力された接続情報に基づいてチップ
    上のセル列を生成する第２の処理と、 前記第１の処理にて入力された接続情報と前記第２の処
    理にてにて生成されたセル列とに基づいて前記複数のブ
    ロックの配置及び各ブロックの大きさを決定する第３の
    処理と、 前記第１の処理にて入力された接続情報と前記第３の処
    理にて決定されたブロックの配置及び大きさとに基づい
    て回路全体の電源配線を行う第４の処理と、 前記第２の処理にて生成されたチップ上のセル列と前記
    第３の処理にて決定されたブロックの大きさとに基づい
    てブロック内のセル列を生成する第５の処理と、 前記第４の処理における電源配線に基づいてブロック内
    の電源配線を行う第６の処理とを順次行うことにより半
    導体集積回路のレイアウトを階層的に行うことを特徴と
    する半導体集積回路の階層レイアウト方法。
  13. 【請求項１３】 請求項１２に記載の半導体集積回路の
    階層レイアウト方法において、 前記第４の処理は、回路全体の電源配線のうち、前記ブ
    ロックを通過する電源配線を削除し、 前記第６の処理は、前記第５の処理にて削除された電源
    配線をブロック内に配線することを特徴とする半導体集
    積回路の階層レイアウト方法。
  14. 【請求項１４】 半導体集積回路を複数のブロックに分
    割する処理と、分割されたブロック毎に設計を行う処理
    と、設計が完了したブロックをチップ上に搭載する処理
    とを有し、半導体集積回路のレイアウトを階層的に行う
    半導体集積回路の階層レイアウト方法において、 前記半導体集積回路全体の接続情報を入力する第１の処
    理と、 該第１の処理にて入力された接続情報に基づいてチップ
    上のセル列を生成する第２の処理と、 前記第１の処理にて入力された接続情報と前記第２の処
    理にてにて生成されたセル列とに基づいて前記複数のブ
    ロックの配置及び各ブロックの大きさを決定する第３の
    処理と、 前記第１の処理にて入力された接続情報と前記第３の処
    理にて決定されたブロックの配置及び大きさとに基づい
    て回路全体の電源配線を行う第４の処理と、 前記第２の処理にて生成されたチップ上のセル列と前記
    第３の処理にて決定されたブロックの大きさとに基づい
    てブロック内のセル列を生成する第５の処理と、 前記第４の処理における電源配線に基づいてブロック内
    の電源配線を行う第６の処理と、 前記第１の処理にて入力された接続情報と前記第５の処
    理にて生成されたセル列と前記第６の処理における電源
    配線とに基づいてブロック内の配置配線を行う第７の処
    理と、 前記第１の処理にて入力された接続情報と前記第２の処
    理にて生成されたセル列と前記第４の処理における電源
    配線と前記第７の処理におけるブロック内の配置配線と
    に基づいてチップ上の配置配線を行う第８の処理とを順
    次行うことにより半導体集積回路のレイアウトを階層的
    に行うことを特徴とする半導体集積回路の階層レイアウ
    ト方法。
  15. 【請求項１５】 請求項１４に記載の半導体集積回路の
    階層レイアウト方法において、 前記第７の処理にて、ブロック内の配置配線が該ブロッ
    クの大きさでは不可能な場合、前記第３の処理に戻り、
    該ブロックの大きさを再度決定することを特徴とする半
    導体集積回路の階層レイアウト方法。
  16. 【請求項１６】 請求項８乃至１５のいずれか１項の半
    導体集積回路の階層レイアウト方法が書き込まれたこと
    を特徴とする記憶媒体。
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