JP2647290B2 - ブートストラップ回路 - Google Patents
ブートストラップ回路Info
- Publication number
- JP2647290B2 JP2647290B2 JP3288695A JP28869591A JP2647290B2 JP 2647290 B2 JP2647290 B2 JP 2647290B2 JP 3288695 A JP3288695 A JP 3288695A JP 28869591 A JP28869591 A JP 28869591A JP 2647290 B2 JP2647290 B2 JP 2647290B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- fet
- latch
- circuit
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的にコンデンサをス
イッチして関連する電源装置から得られる電圧を２倍に
するＣＭＯＳ回路に関する。本回路は特にデータプロセ
ッサのメモリのアクセス回路での使用を意図している。
イッチして関連する電源装置から得られる電圧を２倍に
するＣＭＯＳ回路に関する。本回路は特にデータプロセ
ッサのメモリのアクセス回路での使用を意図している。
【０００２】
【従来の技術】倍電圧回路は電源の電圧の約２倍の電圧
を提供するコンデンサを用いている。電源の一方の特定
の極性を用いて本序論を単純化するが、好ましい例にお
いては一方の端子は接地であり、他方の端子は正極性で
ある。（一般的な場合も本特定の例の説明から明らかで
ある。）これらの回路は、コンデンサを最初に電源で充
電し、次に負荷にコンデンサの電荷を放電する、という
サイクルでスイッチングされるスイッチ装置を有する。
該サイクルの充電期間では、コンデンサは電源の端子間
に接続され、従ってコンデンサの一方の端子は接地に関
連して正に充電される。放電期間では、正に充電された
端子は電源から分離され、倍電圧を受ける負荷に接続さ
れる。コンデンサの負側の端子は接地から分離され、電
源の正極性端子に接続される。コンデンサの両端の電圧
が電源の正極性の端子に電圧に加える極性を有するか
ら、負荷への電圧は２倍となる。
を提供するコンデンサを用いている。電源の一方の特定
の極性を用いて本序論を単純化するが、好ましい例にお
いては一方の端子は接地であり、他方の端子は正極性で
ある。（一般的な場合も本特定の例の説明から明らかで
ある。）これらの回路は、コンデンサを最初に電源で充
電し、次に負荷にコンデンサの電荷を放電する、という
サイクルでスイッチングされるスイッチ装置を有する。
該サイクルの充電期間では、コンデンサは電源の端子間
に接続され、従ってコンデンサの一方の端子は接地に関
連して正に充電される。放電期間では、正に充電された
端子は電源から分離され、倍電圧を受ける負荷に接続さ
れる。コンデンサの負側の端子は接地から分離され、電
源の正極性端子に接続される。コンデンサの両端の電圧
が電源の正極性の端子に電圧に加える極性を有するか
ら、負荷への電圧は２倍となる。
【０００３】メモリアクセス回路で用いられる倍電圧回
路は”ブートストラップ”回路と呼ばれる。幾つかのメ
モリでは、１ビットを記憶する為の基本的なセルはコン
デンサ及びＦＥＴにより形成される。大多数の記憶セル
はビットラインとワードラインのマトリックスの交差点
に配列される。コンデンサの一方の端子は接地に接続さ
れ、ＦＥＴはコンデンサの他方の端子をビットラインに
接続する。ＦＥＴのゲートはワードラインに接続され
る。コンデンサの電荷充電状態は１ビットを表し、電荷
の不在は０ビットを表す。電圧が選択されたワードライ
ンに加えられると、該ワードラインに接続されたＦＥＴ
のみをターンオンする。読み取り動作では、コンデンサ
の電荷充電状態及び電荷の不在はビットラインの電圧と
して感知される。書き込み動作では、選択されたビット
ラインには、コンデンサを充電するか又は充電しないよ
うに選択された電圧レベルが与えられる。
路は”ブートストラップ”回路と呼ばれる。幾つかのメ
モリでは、１ビットを記憶する為の基本的なセルはコン
デンサ及びＦＥＴにより形成される。大多数の記憶セル
はビットラインとワードラインのマトリックスの交差点
に配列される。コンデンサの一方の端子は接地に接続さ
れ、ＦＥＴはコンデンサの他方の端子をビットラインに
接続する。ＦＥＴのゲートはワードラインに接続され
る。コンデンサの電荷充電状態は１ビットを表し、電荷
の不在は０ビットを表す。電圧が選択されたワードライ
ンに加えられると、該ワードラインに接続されたＦＥＴ
のみをターンオンする。読み取り動作では、コンデンサ
の電荷充電状態及び電荷の不在はビットラインの電圧と
して感知される。書き込み動作では、選択されたビット
ラインには、コンデンサを充電するか又は充電しないよ
うに選択された電圧レベルが与えられる。
【０００４】ブートストラップ回路はワードラインをド
ライブするのに特に有用である。なぜならば、コンデン
サがある電圧に充電された時にＦＥＴがターンオフする
のを避けるために、ゲート電圧はビットライン電圧より
も高い必要があるからである。ワードラインに接続され
たゲート端子がドライバへの容量性負荷を提るから、ブ
ートストラップ回路はワードラインドライバ回路にも有
利である。
ライブするのに特に有用である。なぜならば、コンデン
サがある電圧に充電された時にＦＥＴがターンオフする
のを避けるために、ゲート電圧はビットライン電圧より
も高い必要があるからである。ワードラインに接続され
たゲート端子がドライバへの容量性負荷を提るから、ブ
ートストラップ回路はワードラインドライバ回路にも有
利である。
【０００５】従来技術の或るブートストラップ回路はコ
ンデンサの各々の端子に接続されたＦＥＴネットワーク
を有する。タイミング回路はこれらのＦＥＴを動作さ
せ、既に説明された一般的な方法でコンデンサを充電及
び放電をさせる。
ンデンサの各々の端子に接続されたＦＥＴネットワーク
を有する。タイミング回路はこれらのＦＥＴを動作さ
せ、既に説明された一般的な方法でコンデンサを充電及
び放電をさせる。
【０００６】
【発明の概要】本発明の一つの目的は、新しい回路への
単一入力で現れるもっと単純なタイミング信号に応答し
て動作する、改良されたブートストラップ回路を提供す
る事である。
単一入力で現れるもっと単純なタイミング信号に応答し
て動作する、改良されたブートストラップ回路を提供す
る事である。
【０００７】アメリカ合衆国特許第４９２２１２８号は
ワードラインドライバ回路を開示ており、該回路におい
ては２個のＦＥＴはスイッチング速度を向上させる為に
それらのゲートとドレイン端子がコンデンサを介して交
差接続されているが、本発明のブートストラップ回路は
ラッチを形成するように交差接続された２個のＦＥＴを
用いる。
ワードラインドライバ回路を開示ており、該回路におい
ては２個のＦＥＴはスイッチング速度を向上させる為に
それらのゲートとドレイン端子がコンデンサを介して交
差接続されているが、本発明のブートストラップ回路は
ラッチを形成するように交差接続された２個のＦＥＴを
用いる。
【０００８】本発明の回路では、ブートストラップコン
デンサはＣＭＯＳインバータ段の出力に接続された一方
の端子を有する。充電期間中、インバータ段内の１個の
ＦＥＴはコンデンサの該一方の端子を接地に接続し、放
電期間中、インバータ段の他のＦＥＴが該端子を電源の
正極性端子に接続する。
デンサはＣＭＯＳインバータ段の出力に接続された一方
の端子を有する。充電期間中、インバータ段内の１個の
ＦＥＴはコンデンサの該一方の端子を接地に接続し、放
電期間中、インバータ段の他のＦＥＴが該端子を電源の
正極性端子に接続する。
【０００９】２倍になった電圧がコンデンサの他方の端
子に現れ、該他方の端子は直接に回路の出力に接続され
る。５個のＦＥＴからなる回路は、充電期間中、該他方
の端子を正の電源端子に接続する。放電期間中、これら
のＦＥＴはコンデンサの他方の端子及び回路の出力から
完全に分離される。
子に現れ、該他方の端子は直接に回路の出力に接続され
る。５個のＦＥＴからなる回路は、充電期間中、該他方
の端子を正の電源端子に接続する。放電期間中、これら
のＦＥＴはコンデンサの他方の端子及び回路の出力から
完全に分離される。
【００１０】コンデンサの他方の端子をスイッチングす
る為の回路は、正の電源端子とコンデンサの出力ノード
との間に接続された第１のｐチャンネルＦＥＴを含む。
該ＦＥＴは充電回路の一部を形成して充電期間中オンに
なり、放電期間中オフになる。
る為の回路は、正の電源端子とコンデンサの出力ノード
との間に接続された第１のｐチャンネルＦＥＴを含む。
該ＦＥＴは充電回路の一部を形成して充電期間中オンに
なり、放電期間中オフになる。
【００１１】第２及び第３のｐチャンネルＦＥＴはそれ
らのドレイン端子とゲート端子がラッチを形成するよう
に交差接続されている。ラッチ出力のうちの一方がイン
バータ段を制御し、他方が第１のＦＥＴを制御する。第
４及び第５のｎチャンネルＦＥＴは接地とラッチを構成
する一方及び他方のＦＥＴのゲート端子（すなわち、ラ
ッチを構成する他方及び一方のＦＥＴのドレイン端子）
との間を導通するように各々接続されている。これらの
第４及び第５のＦＥＴは充電及び放電位相を定義する入
力信号に応答して相補的に導通するように接続されてい
て、それらはコンデンサの充放電サイクルを確立するよ
うにラッチをトリガする。
らのドレイン端子とゲート端子がラッチを形成するよう
に交差接続されている。ラッチ出力のうちの一方がイン
バータ段を制御し、他方が第１のＦＥＴを制御する。第
４及び第５のｎチャンネルＦＥＴは接地とラッチを構成
する一方及び他方のＦＥＴのゲート端子（すなわち、ラ
ッチを構成する他方及び一方のＦＥＴのドレイン端子）
との間を導通するように各々接続されている。これらの
第４及び第５のＦＥＴは充電及び放電位相を定義する入
力信号に応答して相補的に導通するように接続されてい
て、それらはコンデンサの充放電サイクルを確立するよ
うにラッチをトリガする。
【００１２】各々のＦＥＴはそれがブートストラップコ
ンデンサすなわち回路接続点のキャパシタンスを充電又
は放電している間のみ導通することが好ましい。
ンデンサすなわち回路接続点のキャパシタンスを充電又
は放電している間のみ導通することが好ましい。
【００１３】本回路の利点は、ブートストラップコンデ
ンサの充電及び放電回路内のスイッチ装置数が最小数で
ある事である。
ンサの充電及び放電回路内のスイッチ装置数が最小数で
ある事である。
【００１４】
【実施例】図１の回路は入力ライン上に入力Ｖｉｎを受
信し、出力ノードから出力Ｖｈを生じるものである。入
力信号は電源電圧Ｖｃｃと接地レベルの間でスイング
し、二進信号は一般的に極性及び振幅に関連して”アッ
プ”及び”ダウン”と呼ばれる。に入力Ｖｉｎがダウン
のとき、回路は充電位相で動作し、出力Ｖｈは電源端子
の電圧Ｖｃｃを有する。入力Ｖｉｎがアップのとき、回
路は放電位相で動作し、出力ＶｈはＶｃｃの電圧の２倍
が与えられる。
信し、出力ノードから出力Ｖｈを生じるものである。入
力信号は電源電圧Ｖｃｃと接地レベルの間でスイング
し、二進信号は一般的に極性及び振幅に関連して”アッ
プ”及び”ダウン”と呼ばれる。に入力Ｖｉｎがダウン
のとき、回路は充電位相で動作し、出力Ｖｈは電源端子
の電圧Ｖｃｃを有する。入力Ｖｉｎがアップのとき、回
路は放電位相で動作し、出力ＶｈはＶｃｃの電圧の２倍
が与えられる。
【００１５】回路はコンデンサＣｂ及びＦＥＴ Ｔ１−
Ｔ７を有する。これらの構成部材の相互連結は回路の動
作説明に関連して説明する。コンデンサの端子は回路の
出力ノードＶｈとＮ３に接続されている。回路の一般的
な動作では、コンデンサはＶｈが正でＮ３が負に充電さ
れるように、接地とＶｃｃの間に接続される。その後接
続は切り換えられ、負のノードＮ３はＶｃｃに接続さ
れ、ノードＶｈは２つの電圧の和、すなわち電源からの
電圧Ｖｃｃとコンデンサの電圧（Ｖｃｃに等しい）との
和を出力する。
Ｔ７を有する。これらの構成部材の相互連結は回路の動
作説明に関連して説明する。コンデンサの端子は回路の
出力ノードＶｈとＮ３に接続されている。回路の一般的
な動作では、コンデンサはＶｈが正でＮ３が負に充電さ
れるように、接地とＶｃｃの間に接続される。その後接
続は切り換えられ、負のノードＮ３はＶｃｃに接続さ
れ、ノードＶｈは２つの電圧の和、すなわち電源からの
電圧Ｖｃｃとコンデンサの電圧（Ｖｃｃに等しい）との
和を出力する。
【００１６】ＦＥＴ Ｔ６とＴ７はＣＭＯＳ出力インバ
ータ段を形成するように接続されている。（図では、ｐ
チャンネルＦＥＴは斜線のあるブロックとして示され、
ｎチャンネルＦＥＴは斜線のないブロックとして示され
ている。）インバータ段及び他の回路素子の動作は、本
実施例の正のアップレベルの電圧がｎチャンネルＦＥＴ
をオンにしてｐチャンネルＦＥＴをオフにし、反対に、
ダウンレベルの電圧がｐチャンネルＦＥＴをオンにして
ｎチャンネルＦＥＴをオフにする、と考えることによっ
て簡単に理解される。
ータ段を形成するように接続されている。（図では、ｐ
チャンネルＦＥＴは斜線のあるブロックとして示され、
ｎチャンネルＦＥＴは斜線のないブロックとして示され
ている。）インバータ段及び他の回路素子の動作は、本
実施例の正のアップレベルの電圧がｎチャンネルＦＥＴ
をオンにしてｐチャンネルＦＥＴをオフにし、反対に、
ダウンレベルの電圧がｐチャンネルＦＥＴをオンにして
ｎチャンネルＦＥＴをオフにする、と考えることによっ
て簡単に理解される。
【００１７】インバータ段の入力はノードＮ２に接続さ
れ、出力はノードＮ３に接続される。ノードＮ２にアッ
プレベルが与えられた時、ＦＥＴ Ｔ７はオンになりコ
ンデンサ端子であるノードＮ３を接地に接続する。ノー
ドＮ２がダウンの時、Ｔ６はオンになりコンデンサの関
連する端子すなわちＮ３（Ｎ３はここではコンデンサＣ
ｂの負に充電された端子である）をＶｃｃに接続する。
コンデンサの他方の端子に対する接続を形成する回路は
後で説明する。
れ、出力はノードＮ３に接続される。ノードＮ２にアッ
プレベルが与えられた時、ＦＥＴ Ｔ７はオンになりコ
ンデンサ端子であるノードＮ３を接地に接続する。ノー
ドＮ２がダウンの時、Ｔ６はオンになりコンデンサの関
連する端子すなわちＮ３（Ｎ３はここではコンデンサＣ
ｂの負に充電された端子である）をＶｃｃに接続する。
コンデンサの他方の端子に対する接続を形成する回路は
後で説明する。
【００１８】ｐチャンネルＦＥＴ Ｔ１はＶｃｃと出力
ノードＶｈとの間に接続されたドレイン及びソース端子
を有する。ＦＥＴ Ｔ１のゲートはノードＮ１に接続さ
れ、充電期間中（Ｖｉｎがダウンの時に）ＦＥＴ Ｔ１
をオンし、放電期間中ＦＥＴＴ１をオフにするように、
他の構成部材によりノードＮ１の電圧を制御する。
ノードＶｈとの間に接続されたドレイン及びソース端子
を有する。ＦＥＴ Ｔ１のゲートはノードＮ１に接続さ
れ、充電期間中（Ｖｉｎがダウンの時に）ＦＥＴ Ｔ１
をオンし、放電期間中ＦＥＴＴ１をオフにするように、
他の構成部材によりノードＮ１の電圧を制御する。
【００１９】ｐチャンネルＦＥＴ Ｔ２とＴ３はラッチ
を形成するようにノードＮ１、Ｎ２で交差して接続され
たドレイン及びゲート端子を有する。それらのソース端
子は、後で説明されるように、適切な電位点に接続され
る。従って、ラッチの一方の側はＦＥＴ Ｔ１を制御し
てコンデンサの一方の端子であるノードＶｈをＶｃｃに
接続または切り離し、ラッチの他方の側はインバータＴ
６、Ｔ７を制御してコンデンサの他方の端子であるノー
ドＮ３のレベルを切り換える。
を形成するようにノードＮ１、Ｎ２で交差して接続され
たドレイン及びゲート端子を有する。それらのソース端
子は、後で説明されるように、適切な電位点に接続され
る。従って、ラッチの一方の側はＦＥＴ Ｔ１を制御し
てコンデンサの一方の端子であるノードＶｈをＶｃｃに
接続または切り離し、ラッチの他方の側はインバータＴ
６、Ｔ７を制御してコンデンサの他方の端子であるノー
ドＮ３のレベルを切り換える。
【００２０】ＮチャンネルＦＥＴ Ｔ４とＴ５はラッチ
制御回路を形成し、入力ライン上の信号に応答して反対
にスイッチングするように接続されている。ＦＥＴ Ｔ
５はそのゲートが入力Ｖｉｎに接続され、そのソースは
接地に接続されているので、Ｖｉｎがアップの時オンに
なりＶｉｎがダウンの時オフになる。ＦＥＴ Ｔ４はそ
のソースがＶｉｎに接続され、そのゲートはＶｃｃに接
続されているので、ＦＥＴ Ｔ５がオフの時オンになり
Ｔ５がオンの時オフになる。（入力ライン上にダウンレ
ベルを確立する構成部材はＦＥＴ Ｔ４のソースと直列
に接続されている。）ＦＥＴ Ｔ４のドレイン端子はノ
ードＮ１に接続され。Ｔ５のドレイン端子はノードＮ２
に接続され、これらのＦＥＴは他のＦＥＴをスイッチす
るためにこれらのノードのキャパシタンス成分を充電及
び放電する。
制御回路を形成し、入力ライン上の信号に応答して反対
にスイッチングするように接続されている。ＦＥＴ Ｔ
５はそのゲートが入力Ｖｉｎに接続され、そのソースは
接地に接続されているので、Ｖｉｎがアップの時オンに
なりＶｉｎがダウンの時オフになる。ＦＥＴ Ｔ４はそ
のソースがＶｉｎに接続され、そのゲートはＶｃｃに接
続されているので、ＦＥＴ Ｔ５がオフの時オンになり
Ｔ５がオンの時オフになる。（入力ライン上にダウンレ
ベルを確立する構成部材はＦＥＴ Ｔ４のソースと直列
に接続されている。）ＦＥＴ Ｔ４のドレイン端子はノ
ードＮ１に接続され。Ｔ５のドレイン端子はノードＮ２
に接続され、これらのＦＥＴは他のＦＥＴをスイッチす
るためにこれらのノードのキャパシタンス成分を充電及
び放電する。
【００２１】図２の左側はコンデンサ充電期間中の各部
の電圧を示しており、右側はコンデンサ放電期間中の各
部の電圧を示している。充電期間はメモリアクセス回路
の関連する構成部材が入力し信号Ｖｉｎを低下させた時
に開始される。入力信号ＶｉｎのダウンレベルはＦＥＴ
Ｔ４をオンにする。ＦＥＴ Ｔ４のオン状態はノード
Ｎ１を引き下げ、それによってＦＥＴ Ｔ１とＴ３をオ
ンにする。ＦＥＴ Ｔ１のオン状態は出力Ｖｈを電源電
圧レベルＶｃｃに維持する。ノードＮ２はＦＥＴ Ｔ１
とＴ３の直列の経路を通してアップレベルに充電され、
ノードＮ２のアップレベルはＦＥＴ Ｔ６をオフにして
ＦＥＴ Ｔ７をオンにし、それによってノードＮ３を接
地レベルに引き下げる。
の電圧を示しており、右側はコンデンサ放電期間中の各
部の電圧を示している。充電期間はメモリアクセス回路
の関連する構成部材が入力し信号Ｖｉｎを低下させた時
に開始される。入力信号ＶｉｎのダウンレベルはＦＥＴ
Ｔ４をオンにする。ＦＥＴ Ｔ４のオン状態はノード
Ｎ１を引き下げ、それによってＦＥＴ Ｔ１とＴ３をオ
ンにする。ＦＥＴ Ｔ１のオン状態は出力Ｖｈを電源電
圧レベルＶｃｃに維持する。ノードＮ２はＦＥＴ Ｔ１
とＴ３の直列の経路を通してアップレベルに充電され、
ノードＮ２のアップレベルはＦＥＴ Ｔ６をオフにして
ＦＥＴ Ｔ７をオンにし、それによってノードＮ３を接
地レベルに引き下げる。
【００２２】サイクルの放電位相を開始するように入力
Ｖｉｎが上昇されると、ＦＥＴ Ｔ４はオフになりＴ５
はオンになる。ＦＥＴ Ｔ５のオン状態はノードＮ２を
引き下げ、それによってラッチ内のＦＥＴ Ｔ２をオン
にする。ＦＥＴ Ｔ２はノードＮ１を接地から約Ｖｃｃ
まで充電し、それによってＦＥＴ Ｔ１とＴ３をオフに
する。図２にしめされるように、ノードＮ１は最初に約
Ｖｃｃに、それから後にＶｃｃの約２倍に充電されるこ
とに注意されたい。
Ｖｉｎが上昇されると、ＦＥＴ Ｔ４はオフになりＴ５
はオンになる。ＦＥＴ Ｔ５のオン状態はノードＮ２を
引き下げ、それによってラッチ内のＦＥＴ Ｔ２をオン
にする。ＦＥＴ Ｔ２はノードＮ１を接地から約Ｖｃｃ
まで充電し、それによってＦＥＴ Ｔ１とＴ３をオフに
する。図２にしめされるように、ノードＮ１は最初に約
Ｖｃｃに、それから後にＶｃｃの約２倍に充電されるこ
とに注意されたい。
【００２３】ノードＮ２のレベルダウンはインバータ段
のＦＥＴ Ｔ６をオンにしてＦＥＴＴ７をオフにし、Ｆ
ＥＴ Ｔ６はコンデンサ端子のノードＮ３を電源Ｖｃｃ
に接続する。コンデンサＣｂは、電源電圧Ｖｃｃに加え
られる極性でＶｃｃに接続され、出力ＶｈをＶｃｃの約
２倍に上げる。
のＦＥＴ Ｔ６をオンにしてＦＥＴＴ７をオフにし、Ｆ
ＥＴ Ｔ６はコンデンサ端子のノードＮ３を電源Ｖｃｃ
に接続する。コンデンサＣｂは、電源電圧Ｖｃｃに加え
られる極性でＶｃｃに接続され、出力ＶｈをＶｃｃの約
２倍に上げる。
【００２４】ＦＥＴ Ｔ２とＴ３のソースには出力電圧
Ｖｈが供給される。ＦＥＴ Ｔ２のゲート端子はダウン
レベルであり、ＦＥＴ Ｔ２は出力ＶｈとノードＮ１の
間を接続し、それによってノードＮ１をＶｃｃの約２倍
に上げる。たとえノードＮ１がＶｃｃに対して負であ
り、ＦＥＴ Ｔ１をオンにしようとしても、ノードＮ１
でのこの電圧はＦＥＴ Ｔ１をオフにするのに十分であ
る。またノードＮ１の電圧はＦＥＴ Ｔ３をオフに維持
し、それによってＦＥＴ Ｔ３とＴ５の直列接続が出力
Ｖｈから接地への経路を形成しないようにする。従っ
て、出力ノードに接続されたすべてのＦＥＴはスイッチ
ング遷移期間の後にオフにされる（負荷電流を搬送する
ＦＥＴ Ｔ６を除く）。
Ｖｈが供給される。ＦＥＴ Ｔ２のゲート端子はダウン
レベルであり、ＦＥＴ Ｔ２は出力ＶｈとノードＮ１の
間を接続し、それによってノードＮ１をＶｃｃの約２倍
に上げる。たとえノードＮ１がＶｃｃに対して負であ
り、ＦＥＴ Ｔ１をオンにしようとしても、ノードＮ１
でのこの電圧はＦＥＴ Ｔ１をオフにするのに十分であ
る。またノードＮ１の電圧はＦＥＴ Ｔ３をオフに維持
し、それによってＦＥＴ Ｔ３とＴ５の直列接続が出力
Ｖｈから接地への経路を形成しないようにする。従っ
て、出力ノードに接続されたすべてのＦＥＴはスイッチ
ング遷移期間の後にオフにされる（負荷電流を搬送する
ＦＥＴ Ｔ６を除く）。
【００２５】当業者は、本発明の技術思想及び特許請求
の範囲内で、多種の変形例を構成することが可能であろ
う。
の範囲内で、多種の変形例を構成することが可能であろ
う。
【図１】本発明の一実施例の回路図である。
【図２】ブートストラップコンデンサの充電及び放電サ
イクルの間の、図１に示された回路の各部の波形を示し
ている。
イクルの間の、図１に示された回路の各部の波形を示し
ている。
フロントページの続き (56)参考文献 特開 昭61−82529（ＪＰ，Ａ) 特開 昭57−133589（ＪＰ，Ａ) 特開 平４−195992（ＪＰ，Ａ) 特開 昭57−11533（ＪＰ，Ａ) 特開 平４−255458（ＪＰ，Ａ) 特開 昭49−98954（ＪＰ，Ａ) 特開 昭62−276921（ＪＰ，Ａ)
Claims (10)
- 【請求項１】 入力ライン上の二進信号（Ｖｉｎ）に応
答して、電源の約２倍の電圧で負荷を駆動する回路であ
って、該電源が接地端子及び他方の端子（Ｖｃｃ）を有
する回路において、 第１の端子（Ｎ３）及び前記回路の出力に直接に接続さ
れている第２の端子（Ｖｈ）を有するコンデンサ（Ｃ
ｂ）と、 前記コンデンサの前記第１の端子（Ｎ３）に接続された
出力を有し、該出力がダウンレベルのときに前記コンデ
ンサの前記第１の端子は接地に接続し、該出力がアップ
レベルのときに前記第１の端子を前記電源の他方の端子
に接続するよう構成されたＣＭＯＳインバータ段（Ｔ
６、Ｔ７）と、 前記コンデンサの第２の端子（Ｖｈ）を前記電源の他方
の端子に接続するための第１のＦＥＴ（Ｔ１）と、 前記第１のＦＥＴを制御するように接続された第１の出
力ノード（Ｎ１）と前記インバータ段を制御するように
接続された第２の出力ノード（Ｎ２）とを有する二進ラ
ッチであって、、該ラッチが第１の状態のときに前記コ
ンデンサを充電し、前記ラッチが第２の状態のときに前
記コンデンサを前記電源の他方の端子と前記負荷との間
に接続するように構成された二進ラッチ（Ｔ２、Ｔ３）
と、 前記ラッチの第１と第２の出力ノードに接続され、入力
信号に応答して入力信号のタイミングに従って前記コン
デンサを充電及び放電するために前記ラッチを切り換え
する手段（Ｔ４、Ｔ５）と、 を含むことを特徴とする回路。 - 【請求項２】 前記ラッチが第２のＦＥＴ（Ｔ２）と第
３のＦＥＴ（Ｔ３）を含み、これらのＦＥＴのゲート端
子とドレイン端子が前記ラッチの第１と前記第２の出力
ノードで交差して相互接続されいることを特徴とする請
求項１記載の回路。 - 【請求項３】 前記第２及び第３のＦＥＴのソース端子
を前記電源の他方の端子に接続する手段（Ｔ１）を含む
ことを特徴とする請求項２記載の回路。 - 【請求項４】 前記第２及び第３のＦＥＴのソース端子
が、出力ノードとなる前記コンデンサの第２の端子（Ｖ
ｈ）と接続されており、前記ソース端子を前記電源の他
方の端子に接続する前記手段が前記第１のＦＥＴを含
み、前記第２のＦＥＴ（Ｔ２）は前記コンデンサの放電
期間中前記ラッチの第１ノード（Ｎ１）を前記第１のＦ
ＥＴをオフにする電圧まで充電するよう構成されている
ことを特徴とする請求項３記載の回路。 - 【請求項５】 入力信号に応答して前記ラッチを切り換
える手段が、前記ラッチの第１ノード（Ｎ１）に接続さ
れたドレイン端子を有する第４のＦＥＴ（Ｔ４）と、前
記ラッチの第２ノード（Ｎ２）に接続されたドレイン端
子を有する第５のＦＥＴ（Ｔ５）を有することを特徴と
する請求項４記載の回路。 - 【請求項６】 前記ラッチの第１及び第２のノードが前
記第２及び第３のＦＥＴのゲートと前記第２、第３、第
４、及び第５のＦＥＴのドレインとのみに接続され、そ
れによって、前記第２、第３、第４、及び第５のＦＥＴ
は入力信号での遷移に続いて前記ラッチのノードのキャ
パシタンス成分が充電又は放電された後に非導通となる
ことを特徴とする請求項５記載の回路。 - 【請求項７】 前記第５のＦＥＴのソース端子が接地に
接続され、ゲート端子が入力ラインに接続され、前記第
４のＦＥＴのゲート端子が基準電圧点に接続され、ソー
スが入力ラインに接続され、それによって、前記第４と
第５のＦＥＴは入力信号に応答して相補的に導通するこ
とを特徴とする請求項６記載の回路。 - 【請求項８】 前記インバータ段が、前記電源の他方の
端子と前記インバータ段の出力との間に接続された第６
のＦＥＴ（Ｔ６）と、前記インバータ段の出力と接地と
の間に接続された第７のＦＥＴ（Ｔ７）とを含み、前記
第１と第６のＦＥＴが同じチャンネル導通形式を有する
ことを特徴とする請求項７記載の回路。 - 【請求項９】 前記第１、第２及び第３のＦＥＴがｐチ
ャンネルＦＥＴであり、前記第４及び第５のＦＥＴがｎ
チャンネルＦＥＴであることを特徴とする請求項８記載
の回路。 - 【請求項１０】 負荷が半導体メモリ内のワードライン
であることを特徴とする請求項１１記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288695A JP2647290B2 (ja) | 1991-11-05 | 1991-11-05 | ブートストラップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288695A JP2647290B2 (ja) | 1991-11-05 | 1991-11-05 | ブートストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697794A JPH0697794A (ja) | 1994-04-08 |
| JP2647290B2 true JP2647290B2 (ja) | 1997-08-27 |
Family
ID=17733498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288695A Expired - Fee Related JP2647290B2 (ja) | 1991-11-05 | 1991-11-05 | ブートストラップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647290B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6469999B2 (ja) | 2014-09-11 | 2019-02-13 | ローム株式会社 | ブートストラップ回路 |
-
1991
- 1991-11-05 JP JP3288695A patent/JP2647290B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697794A (ja) | 1994-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60694A (ja) | 半導体メモリ | |
| US5151620A (en) | CMOS input buffer with low power consumption | |
| US5506524A (en) | Low-voltage low-power dynamic folded sense amplifier | |
| JPH0754638B2 (ja) | シフトレジスタ | |
| JPH0638318B2 (ja) | Ｅｐｒｏｍの書込み方法 | |
| EP0259861A1 (en) | Buffer circuit operable with reduced power consumption | |
| US6813204B2 (en) | Semiconductor memory device comprising circuit for precharging data line | |
| US5369320A (en) | Bootstrapped high-speed output buffer | |
| JPH01130618A (ja) | Ｃｍｏｓラッチ回路 | |
| US5153467A (en) | Bootstrap circuit for word line driver in semiconductor memory | |
| US4395644A (en) | Drive circuit | |
| EP0114210B1 (en) | Latent image ram cell | |
| US6707703B2 (en) | Negative voltage generating circuit | |
| JP2647290B2 (ja) | ブートストラップ回路 | |
| JP3601901B2 (ja) | 昇圧回路 | |
| KR19990007065A (ko) | 데이터 비트의 파괴없이 입/출력 마스킹 기능을 갖는 반도체 메모리 장치 | |
| EP0034465B1 (en) | Address buffer circuit | |
| US6353560B1 (en) | Semiconductor memory device | |
| JPH097384A (ja) | チャージポンプ形負電圧供給回路用位相信号発生回路 | |
| KR100362897B1 (ko) | 전하 재사용을 이용한 저 소비전력 메모리 및 비메모리 장치 | |
| JP3083654B2 (ja) | 出力回路 | |
| JP2859898B2 (ja) | チョッパ型コンパレータ | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| KR930003253B1 (ko) | 워드선 구동신호 발생회로 | |
| JPH05135591A (ja) | Ｒａｍ書き込み回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
| S202 | Request for registration of non-exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R315201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090509 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100509 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |