JP3899110B2 - 波形整形回路 - Google Patents
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Description
本発明は、スロープを持ったデジタル入力信号やアナログ入力信号の波形を整形してデジタル信号を出力する波形整形回路に関する。
従来の波形整形回路の実現例として、シュミットトリガ回路を用いた場合の構成を図１７Ａに示す。説明を簡単にするため、この波形整形回路は、入力信号ＩＮがＬｏｗ（グランド電位ＧＮＤ）からＨｉｇｈ（電源電位ＶＤＤ）に変化する場合を考慮した回路構成を示している。従来の波形整形回路は、図１７Ａのブロック図で示すように、入力信号ＩＮに基づいて制御電位を生成する制御電位設定手段１１と、この制御電位設定手段１１から出力された制御電位に基づき出力信号ＯＵＴを出力する出力手段１３とからなる。
具体的な回路例を図１７Ｂに示す。図１７Ｂにおいて、Ｑ１およびＱ１５はＰチャネルＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ４およびＱ１６はＮチャネルＭＯＳトランジスタ、ＶＤＤは電源電位である。制御電位設定手段１１はトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４により構成され、出力手段１３はトランジスタＱ１５，Ｑ１６により構成される。以上の要素により波形整形回路が構成される。この波形整形回路は入力信号ＩＮと同じ極性の信号を出力する。ここで、出力手段１３と直列にインバータゲートを１個追加すれば、入力信号ＩＮの反転信号を出力する波形整形回路となる。
図１８Ａは、図１７Ｂに示した波形整形回路の動作を示す電圧波形図である。入力信号ＩＮがＬｏｗからＨｉｇｈに徐々に変化していく場合を考えると、入力信号ＩＮが論理閾値Ｖｔｈよりも大きくなったところで出力信号がＨｉｇｈに変化する。入力信号ＩＮが論理閾値Ｖｔｈを超えると、トランジスタＱ４のゲート電位（図１７ＢのＮ１の電位）が低下し、トランジスタＱ４は遮断状態になる。このことにより、波形整形回路の論理閾値Ｖｔｈはやや低下し、入力信号ＩＮが仮に外部ノイズ等の影響で揺らいでも出力電位は安定してＨｉｇｈを出力することができる。
すなわち、図１７Ｂに示した波形整形回路は、入力信号ＩＮが緩やかに変化する場合であっても、論理閾値Ｖｔｈを境として入力信号ＩＮをＬｏｗまたはＨｉｇｈのデジタル信号に安定して波形整形する機能を持っている。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図１７Ｂに示した構成（第１の構成と呼ぶ）に対してＭＯＳトランジスタの極性を逆にし、電源電位ＶＤＤとグランドＧＮＤとを入れ替えた構成（第２の構成と呼ぶ）を用いることにより、同様の効果を得ることができる。一般に、入力信号ＩＮはＬｏｗからＨｉｇｈ、およびＨｉｇｈからＬｏｗへ変化するため、第１の構成と第２の構成とを組み合わせた回路構成が実際には用いられる（例えば、文献「ネイル・Ｈ・Ｅ・ウエステ（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ）、他１名，“プリンシプルズオブシーモスブイエルエスアイデザイン−システムズパースペクティブ−（ＰＲＩＮＣＩＰＬＥＳ ＯＦ ＣＭＯＳ ＶＬＳＩ ＤＥＳＩＧＮ −Ａ Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ−）”，第２版，アディソンウェズレイパブリッシングカンパニー（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ），１９９４年，ｐ．３６７」参照）。
しかしながら、従来の波形整形回路では、図１８Ｂに示すように、入力信号ＩＮが論理閾値Ｖｔｈ近傍にあるときに電源電位ＶＤＤからグランドＧＮＤに大きな貫通電流Ｉｔｏｔａｌが流れてしまうという問題点があった。貫通電流Ｉｔｏｔａｌの経路としては、入力信号ＩＮが論理閾値Ｖｔｈの近傍にあるときにトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４が弱い導通状態になることにより、電源電位ＶＤＤからトランジスタＱ１，Ｑ２，Ｑ３を経由してグランドＧＮＤに流れる経路と、トランジスタＱ４，Ｑ３を経由してグランドＧＮＤに流れる経路とがあり、さらにトランジスタＱ４のゲート電位Ｎ１が論理閾値Ｖｔｈの近傍にあるときにトランジスタＱ１５，Ｑ１６が弱い導通状態になることにより、電源電位ＶＤＤからトランジスタＱ１５，Ｑ１６を経由してグランドＧＮＤに流れる経路がある。図１７Ｂに示すように、トランジスタＱ１５，Ｑ１６を経由する貫通電流をＩ１、トランジスタＱ３を経由する貫通電流をＩ２とすると、Ｉｔｏｔａｌ＝Ｉ１＋Ｉ２である。
この貫通電流Ｉｔｏｔａｌは、入力信号ＩＮの変化が緩やかであるほど、長い時間流れることになる。このため、波形整形回路を多数用いるような用途では、貫通電流Ｉｔｏｔａｌが回路全体の消費電流の多くを占めてしまい、特に動作時のピーク電流が非常に大きくなってしまうので、電流容量の大きい電源を用意するか、若しくは波形整形回路の数を制限して消費電流を抑える必要があった。
従来、貫通電流の低減方法としては、特開平９−８３３４５号公報に開示されているように、貫通電流の経路にスイッチトランジスタを直列に接続して、クロック信号等で制御する方法がある。この方法では、入力が中間電位で貫通電流が流れる場合に、直列に接続したスイッチトランジスタを遮断状態に制御し、入力信号が確定し貫通電流が流れない状態まで落ち着いたらスイッチトランジスタを導通状態に制御する。しかし、特開平９−８３３４５号公報の方法では、貫通電流をなくすことはできるが、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることはできない。すなわち、特許第３０８２１４１号のようにスロープを持ったアナログ入力信号が論理閾値を超える時間を検出しようとする場合には、適用することができない。
貫通電流の他の低減方法としては、ダイナミック動作を用いて貫通電流を減らす方法がある。ダイナミック動作とは、回路各節点を動作前に決められた電位に設定（充電または放電）しておき、動作時には、貫通電流が流れないようにスイッチトランジスタを遮断状態にするものである。入力信号が回路内のトランジスタを導通状態にすると、充電された電荷が放電され（または放電された電荷が充電され）、出力電圧が変化する。これにより、貫通電流を低減しながら、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることができる。
しかしながら、ダイナミック動作によって貫通電流を低減する波形整形回路では、回路の論理閾値がトランジスタの閾値電圧（通常０．４〜０．６Ｖ）になってしまうという問題点があった。通常、論理閾値は電源電位の半分程度（例えば電源電圧が３．３Ｖの場合は１．６〜１．７Ｖ）に設定されるのが適切であるが、ダイナミック動作を用いる波形整形回路ではこのような設定を行うことはできない。したがって、ダイナミック動作により貫通電流を低減しながら、通常の論理閾値を設定できる手法は従来提案されていなかった。
具体的な回路例を図１７Ｂに示す。図１７Ｂにおいて、Ｑ１およびＱ１５はＰチャネルＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ４およびＱ１６はＮチャネルＭＯＳトランジスタ、ＶＤＤは電源電位である。制御電位設定手段１１はトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４により構成され、出力手段１３はトランジスタＱ１５，Ｑ１６により構成される。以上の要素により波形整形回路が構成される。この波形整形回路は入力信号ＩＮと同じ極性の信号を出力する。ここで、出力手段１３と直列にインバータゲートを１個追加すれば、入力信号ＩＮの反転信号を出力する波形整形回路となる。
図１８Ａは、図１７Ｂに示した波形整形回路の動作を示す電圧波形図である。入力信号ＩＮがＬｏｗからＨｉｇｈに徐々に変化していく場合を考えると、入力信号ＩＮが論理閾値Ｖｔｈよりも大きくなったところで出力信号がＨｉｇｈに変化する。入力信号ＩＮが論理閾値Ｖｔｈを超えると、トランジスタＱ４のゲート電位（図１７ＢのＮ１の電位）が低下し、トランジスタＱ４は遮断状態になる。このことにより、波形整形回路の論理閾値Ｖｔｈはやや低下し、入力信号ＩＮが仮に外部ノイズ等の影響で揺らいでも出力電位は安定してＨｉｇｈを出力することができる。
すなわち、図１７Ｂに示した波形整形回路は、入力信号ＩＮが緩やかに変化する場合であっても、論理閾値Ｖｔｈを境として入力信号ＩＮをＬｏｗまたはＨｉｇｈのデジタル信号に安定して波形整形する機能を持っている。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図１７Ｂに示した構成（第１の構成と呼ぶ）に対してＭＯＳトランジスタの極性を逆にし、電源電位ＶＤＤとグランドＧＮＤとを入れ替えた構成（第２の構成と呼ぶ）を用いることにより、同様の効果を得ることができる。一般に、入力信号ＩＮはＬｏｗからＨｉｇｈ、およびＨｉｇｈからＬｏｗへ変化するため、第１の構成と第２の構成とを組み合わせた回路構成が実際には用いられる（例えば、文献「ネイル・Ｈ・Ｅ・ウエステ（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ）、他１名，“プリンシプルズオブシーモスブイエルエスアイデザイン−システムズパースペクティブ−（ＰＲＩＮＣＩＰＬＥＳ ＯＦ ＣＭＯＳ ＶＬＳＩ ＤＥＳＩＧＮ −Ａ Ｓｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ−）”，第２版，アディソンウェズレイパブリッシングカンパニー（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ），１９９４年，ｐ．３６７」参照）。
しかしながら、従来の波形整形回路では、図１８Ｂに示すように、入力信号ＩＮが論理閾値Ｖｔｈ近傍にあるときに電源電位ＶＤＤからグランドＧＮＤに大きな貫通電流Ｉｔｏｔａｌが流れてしまうという問題点があった。貫通電流Ｉｔｏｔａｌの経路としては、入力信号ＩＮが論理閾値Ｖｔｈの近傍にあるときにトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４が弱い導通状態になることにより、電源電位ＶＤＤからトランジスタＱ１，Ｑ２，Ｑ３を経由してグランドＧＮＤに流れる経路と、トランジスタＱ４，Ｑ３を経由してグランドＧＮＤに流れる経路とがあり、さらにトランジスタＱ４のゲート電位Ｎ１が論理閾値Ｖｔｈの近傍にあるときにトランジスタＱ１５，Ｑ１６が弱い導通状態になることにより、電源電位ＶＤＤからトランジスタＱ１５，Ｑ１６を経由してグランドＧＮＤに流れる経路がある。図１７Ｂに示すように、トランジスタＱ１５，Ｑ１６を経由する貫通電流をＩ１、トランジスタＱ３を経由する貫通電流をＩ２とすると、Ｉｔｏｔａｌ＝Ｉ１＋Ｉ２である。
この貫通電流Ｉｔｏｔａｌは、入力信号ＩＮの変化が緩やかであるほど、長い時間流れることになる。このため、波形整形回路を多数用いるような用途では、貫通電流Ｉｔｏｔａｌが回路全体の消費電流の多くを占めてしまい、特に動作時のピーク電流が非常に大きくなってしまうので、電流容量の大きい電源を用意するか、若しくは波形整形回路の数を制限して消費電流を抑える必要があった。
従来、貫通電流の低減方法としては、特開平９−８３３４５号公報に開示されているように、貫通電流の経路にスイッチトランジスタを直列に接続して、クロック信号等で制御する方法がある。この方法では、入力が中間電位で貫通電流が流れる場合に、直列に接続したスイッチトランジスタを遮断状態に制御し、入力信号が確定し貫通電流が流れない状態まで落ち着いたらスイッチトランジスタを導通状態に制御する。しかし、特開平９−８３３４５号公報の方法では、貫通電流をなくすことはできるが、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることはできない。すなわち、特許第３０８２１４１号のようにスロープを持ったアナログ入力信号が論理閾値を超える時間を検出しようとする場合には、適用することができない。
貫通電流の他の低減方法としては、ダイナミック動作を用いて貫通電流を減らす方法がある。ダイナミック動作とは、回路各節点を動作前に決められた電位に設定（充電または放電）しておき、動作時には、貫通電流が流れないようにスイッチトランジスタを遮断状態にするものである。入力信号が回路内のトランジスタを導通状態にすると、充電された電荷が放電され（または放電された電荷が充電され）、出力電圧が変化する。これにより、貫通電流を低減しながら、入力信号が波形整形回路の論理閾値を超えた瞬間を捕らえることができる。
しかしながら、ダイナミック動作によって貫通電流を低減する波形整形回路では、回路の論理閾値がトランジスタの閾値電圧（通常０．４〜０．６Ｖ）になってしまうという問題点があった。通常、論理閾値は電源電位の半分程度（例えば電源電圧が３．３Ｖの場合は１．６〜１．７Ｖ）に設定されるのが適切であるが、ダイナミック動作を用いる波形整形回路ではこのような設定を行うことはできない。したがって、ダイナミック動作により貫通電流を低減しながら、通常の論理閾値を設定できる手法は従来提案されていなかった。
本発明の目的は、上述の問題を解決するべく、ダイナミック動作により動作時の貫通電流を低減しつつ、論理閾値を適切な値に設定することができる波形整形回路を提供することにある。
本発明は、第１の電源電位と第２の電源電位との間で変化する入力信号を論理閾値に基づきレベル弁別して波形整形する波形整形回路において、第１の制御電位を生成する第１の制御電位設定手段と、前記入力信号の変化に応じて前記入力信号と同方向に変化する第２の制御電位を生成する第２の制御電位設定手段と、ゲート端子に前記第１の制御電位が与えられソース端子に前記第２の制御電位が与えられる第１の導電性の第１のトランジスタと、ソース端子に前記第１の電源電位が与えられドレイン端子に前記第１のトランジスタのドレイン端子が接続された第２の導電性の第２のトランジスタとからなり、前記第１および第２のトランジスタのドレイン端子の電位を出力信号として出力する出力手段と、前記第２のトランジスタのゲート端子にこの第２のトランジスタをオフにするリセット信号を与えるリセット手段とを備え、前記第１の制御電位設定手段は、前記入力信号が前記論理閾値の近傍に達したときに前記第２の制御電位との大小関係が逆転する前記第１の制御電位を生成し、前記出力手段は、前記第１の制御電位と前記第２の制御電位と前記リセット信号に基づいて所定の電位の出力信号を生成するものである。
また、本発明の波形整形回路の１構成例において、前記第１の制御電位設定手段は、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第１の導電性の第３のトランジスタと、ゲート端子に前記入力信号が入力され、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第２の導電性の第４のトランジスタと、ゲート端子に前記リセット信号が入力され、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第４のトランジスタのソース端子と接続される第２の導電性の第５のトランジスタと、入力端子に前記リセット信号が入力され、出力端子が前記第３のトランジスタのゲート端子と接続されたインバータゲートと、第１の端子が前記第４のトランジスタのソース端子および前記第５のトランジスタのドレイン端子と接続され、第２の端子に第３の電源電位が与えられる第１の容量素子とからなり、前記リセット手段は、波形整形回路の動作前は前記第３のトランジスタおよび前記第５のトランジスタをオンにする前記リセット信号を出力し、波形整形回路の動作中は前記第３のトランジスタおよび前記第５のトランジスタをオフにする前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記第１の制御電位設定手段は、さらに、第１の端子が前記第３のトランジスタおよび前記第４のトランジスタのドレイン端子と接続され、第２の端子に第４の電源電位が与えられる第２の容量素子を有するものである。
また、本発明の波形整形回路の１構成例において、前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになり、かつ前記第４のトランジスタがオンする前に前記第３のトランジスタおよび第５のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、前記第２の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、波形整形回路の入力端子と前記第１のトランジスタのソース端子とを短絡する信号線からなり、前記第２の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１のトランジスタのソース端子と接続された第２の導電性の第６のトランジスタからなり、この第６のトランジスタのソース端子の電位を前記第２の制御電位として出力するものである。
また、本発明の波形整形回路の１構成例は、前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記出力信号の電位に応じて補償する第３の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の１構成例において、前記第３の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第２の導電性の第７のトランジスタからなるものである。
また、本発明の波形整形回路の１構成例は、前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記第１の制御電位に応じて補償する第３の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の１構成例において、前記第３の制御電位設定手段は、ゲート端子に前記第１の制御電位が入力され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第１の導電性の第８のトランジスタからなるものである。
また、本発明の波形整形回路の１構成例は、前記第１の容量素子をＭＯＳ容量で構成するものである。
また、本発明の波形整形回路の１構成例は、前記第１の容量素子と前記第２の容量素子とをＭＯＳ容量で構成するものである。
また、本発明の波形整形回路の１構成例は、前記第１の導電性をＰチャネル型とし、前記第２の導電性をＮチャネル型とし、前記第１の電源電位をグランド電位とし、前記第２の電源電位を前記第１の電源電位より高い電位とするものである。
また、本発明の波形整形回路の１構成例は、前記第１の導電性をＮチャネル型とし、前記第２の導電性をＰチャネル型とし、前記第１の電源電位をグランド電位より高い電位とし、前記第２の電源電位をグランド電位とするものである。
本発明は、第１の電源電位と第２の電源電位との間で変化する入力信号を論理閾値に基づきレベル弁別して波形整形する波形整形回路において、第１の制御電位を生成する第１の制御電位設定手段と、前記入力信号の変化に応じて前記入力信号と同方向に変化する第２の制御電位を生成する第２の制御電位設定手段と、ゲート端子に前記第１の制御電位が与えられソース端子に前記第２の制御電位が与えられる第１の導電性の第１のトランジスタと、ソース端子に前記第１の電源電位が与えられドレイン端子に前記第１のトランジスタのドレイン端子が接続された第２の導電性の第２のトランジスタとからなり、前記第１および第２のトランジスタのドレイン端子の電位を出力信号として出力する出力手段と、前記第２のトランジスタのゲート端子にこの第２のトランジスタをオフにするリセット信号を与えるリセット手段とを備え、前記第１の制御電位設定手段は、前記入力信号が前記論理閾値の近傍に達したときに前記第２の制御電位との大小関係が逆転する前記第１の制御電位を生成し、前記出力手段は、前記第１の制御電位と前記第２の制御電位と前記リセット信号に基づいて所定の電位の出力信号を生成するものである。
また、本発明の波形整形回路の１構成例において、前記第１の制御電位設定手段は、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第１の導電性の第３のトランジスタと、ゲート端子に前記入力信号が入力され、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第２の導電性の第４のトランジスタと、ゲート端子に前記リセット信号が入力され、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第４のトランジスタのソース端子と接続される第２の導電性の第５のトランジスタと、入力端子に前記リセット信号が入力され、出力端子が前記第３のトランジスタのゲート端子と接続されたインバータゲートと、第１の端子が前記第４のトランジスタのソース端子および前記第５のトランジスタのドレイン端子と接続され、第２の端子に第３の電源電位が与えられる第１の容量素子とからなり、前記リセット手段は、波形整形回路の動作前は前記第３のトランジスタおよび前記第５のトランジスタをオンにする前記リセット信号を出力し、波形整形回路の動作中は前記第３のトランジスタおよび前記第５のトランジスタをオフにする前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記第１の制御電位設定手段は、さらに、第１の端子が前記第３のトランジスタおよび前記第４のトランジスタのドレイン端子と接続され、第２の端子に第４の電源電位が与えられる第２の容量素子を有するものである。
また、本発明の波形整形回路の１構成例において、前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになり、かつ前記第４のトランジスタがオンする前に前記第３のトランジスタおよび第５のトランジスタがオフになるように前記リセット信号を出力するものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、前記第２の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、波形整形回路の入力端子と前記第１のトランジスタのソース端子とを短絡する信号線からなり、前記第２の制御電位を前記入力信号と同電位にするものである。
また、本発明の波形整形回路の１構成例において、前記第２の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１のトランジスタのソース端子と接続された第２の導電性の第６のトランジスタからなり、この第６のトランジスタのソース端子の電位を前記第２の制御電位として出力するものである。
また、本発明の波形整形回路の１構成例は、前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記出力信号の電位に応じて補償する第３の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の１構成例において、前記第３の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第２の導電性の第７のトランジスタからなるものである。
また、本発明の波形整形回路の１構成例は、前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記第１の制御電位に応じて補償する第３の制御電位設定手段を備えるものである。
また、本発明の波形整形回路の１構成例において、前記第３の制御電位設定手段は、ゲート端子に前記第１の制御電位が入力され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第１の導電性の第８のトランジスタからなるものである。
また、本発明の波形整形回路の１構成例は、前記第１の容量素子をＭＯＳ容量で構成するものである。
また、本発明の波形整形回路の１構成例は、前記第１の容量素子と前記第２の容量素子とをＭＯＳ容量で構成するものである。
また、本発明の波形整形回路の１構成例は、前記第１の導電性をＰチャネル型とし、前記第２の導電性をＮチャネル型とし、前記第１の電源電位をグランド電位とし、前記第２の電源電位を前記第１の電源電位より高い電位とするものである。
また、本発明の波形整形回路の１構成例は、前記第１の導電性をＮチャネル型とし、前記第２の導電性をＰチャネル型とし、前記第１の電源電位をグランド電位より高い電位とし、前記第２の電源電位をグランド電位とするものである。
図１は、本発明の第１実施例の波形整形回路の原理を示すブロック図である。
図２は、本発明の第１実施例の波形整形回路の構成を示すブロック図である。
図３Ａ、図３Ｂは、図２の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図４は、本発明の第２実施例の波形整形回路の構成を示すブロック図である。
図５Ａ、図５Ｂは、図４の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図６は、本発明の第３実施例の波形整形回路の構成を示すブロック図である。
図７は、本発明の第４実施例の波形整形回路の構成を示すブロック図である。
図８は、本発明の第５実施例の波形整形回路の構成を示すブロック図である。
図９は、本発明の第６実施例の波形整形回路の原理を示すブロック図である。
図１０は、図９の波形整形回路の実現例を示すブロック図である。
図１１Ａ、図１１Ｂは、図１０の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図１２は、本発明の第７実施例の波形整形回路の構成を示すブロック図である。
図１３は、本発明の第８実施例の波形整形回路の原理を示すブロック図である。
図１４は、図１３の波形整形回路の実現例を示すブロック図である。
図１５Ａ、図１５Ｂは、図１４の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図１６は、本発明の第９実施例の波形整形回路の構成を示すブロック図である。
図１７Ａ、図１７Ｂは、従来の波形整形回路の構成を示すブロック図および回路図である。
図１８Ａ、図１８Ｂは、図１７の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図２は、本発明の第１実施例の波形整形回路の構成を示すブロック図である。
図３Ａ、図３Ｂは、図２の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図４は、本発明の第２実施例の波形整形回路の構成を示すブロック図である。
図５Ａ、図５Ｂは、図４の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図６は、本発明の第３実施例の波形整形回路の構成を示すブロック図である。
図７は、本発明の第４実施例の波形整形回路の構成を示すブロック図である。
図８は、本発明の第５実施例の波形整形回路の構成を示すブロック図である。
図９は、本発明の第６実施例の波形整形回路の原理を示すブロック図である。
図１０は、図９の波形整形回路の実現例を示すブロック図である。
図１１Ａ、図１１Ｂは、図１０の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図１２は、本発明の第７実施例の波形整形回路の構成を示すブロック図である。
図１３は、本発明の第８実施例の波形整形回路の原理を示すブロック図である。
図１４は、図１３の波形整形回路の実現例を示すブロック図である。
図１５Ａ、図１５Ｂは、図１４の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
図１６は、本発明の第９実施例の波形整形回路の構成を示すブロック図である。
図１７Ａ、図１７Ｂは、従来の波形整形回路の構成を示すブロック図および回路図である。
図１８Ａ、図１８Ｂは、図１７の波形整形回路の動作を示す電圧波形図および貫通電流波形図である。
［第１実施例］
図１は、本発明の第１実施例の波形整形回路の原理を示すブロック図である。本実施例は、図１８Ｂに示した貫通電流Ｉｔｏｔａｌのうち、出力手段を流れる貫通電流Ｉ１を零化するものである。図１の波形整形回路は、第１の制御電位Ｎ２を生成する第１の制御電位設定手段１と、入力信号ＩＮの変化に応じて入力信号ＩＮと同方向に変化する第２の制御電位Ｎ３を生成する第２の制御電位設定手段２と、第１の導電性の第１のトランジスタ（不図示）と第２の導電性の第２のトランジスタ（不図示）とからなり、第１の制御電位Ｎ２と第２の制御電位Ｎ３とリセット信号ＲＳＥＴとに基づいて所定の電位の出力信号ＯＵＴを生成する出力手段３と、リセット信号ＲＳＥＴを生成して、波形整形回路の動作時に第２のトランジスタをオフにするリセット手段４とを有する。第１の制御電位設定手段１は、入力信号ＩＮが論理閾値の近傍に達したときに第２の制御電位Ｎ３との大小関係が逆転する第１の制御電位Ｎ２を生成する。
図１７Ａ、図１７Ｂに示した従来の波形整形回路との違いは、第２の制御電位設定手段２とリセット手段４とを設け、リセット手段４により出力手段３の第２のトランジスタに流れる貫通電流を遮断することで貫通電流Ｉ１を零化することと、第１の制御電位設定手段１と第２の制御電位設定手段２の２つの制御電位Ｎ２，Ｎ３を用いて出力手段３の第１のトランジスタの導通状態を制御することで波形整形回路の論理閾値を制御することである。
図２は、本発明の第１実施例の波形整形回路の構成を示すブロック図である。出力手段３は、ゲート端子が第１の制御電位設定手段１の出力と接続され、ソース端子が第２の制御電位設定手段２の出力と接続され、ドレイン端子が波形整形回路の出力端子と接続された第１のトランジスタであるＰチャネルＭＯＳトランジスタＱ５と、ゲート端子がリセット手段４の出力と接続され、ソース端子に第１の電源電位であるグランド電位ＧＮＤが与えられ、ドレイン端子が波形整形回路の出力端子と接続された第２のトランジスタであるＮチャネルＭＯＳトランジスタＱ６とからなる。
第１の制御電位設定手段１は、例えば図１７Ｂに示した制御電位設定手段１１と同じ構成でよい。
リセット手段４は、第２の電源電位である電源電位ＶＤＤまたは第１の電源電位であるグランド電位ＧＮＤのいずれかを選択して出力するスイッチＳＷからなる。
本実施例では、リセット手段４から出力するリセット信号ＲＳＥＴによりＮチャネルＭＯＳトランジスタＱ６に流れる貫通電流を遮断し、入力信号ＩＮが論理閾値Ｖｔｈを超えた場合には第１の制御電位設定手段１および第２の制御電位設定手段２によりＰチャネルＭＯＳトランジスタＱ５を導通状態にして、Ｈｉｇｈレベルの出力信号ＯＵＴを出力することができる。
次に、図２の波形整形回路を動作を説明する。図３Ａは、図２の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前（信号入力が無いとき、あるいは入力信号ＩＮがグランド電位ＧＮＤに固定されているとき）、リセット手段４は、リセット信号ＲＳＥＴをＨｉｇｈにしておく。これにより、ＮチャネルＭＯＳトランジスタＱ６が導通状態となるので、出力信号ＯＵＴはＬｏｗに設定される。このとき、第１の制御電位設定手段１は、第１の制御電位Ｎ２をＨｉｇｈに設定するので、トランジスタＱ５は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段４は、リセット信号ＲＳＥＴをＬｏｗに設定する。これにより、トランジスタＱ６が遮断状態となるので、波形整形回路の動作中にトランジスタＱ５が導通状態になった場合でも、電源電位ＶＤＤから出力手段３のトランジスタＱ５，Ｑ６を経由して貫通電流Ｉ１が流れることはない。なお、リセット手段４は、入力信号ＩＮがＬｏｗからＨｉｇｈに変化するとき、トランジスタＱ５がオンする前にトランジスタＱ６がオフになるように、リセット信号ＲＳＥＴを設定すればよい。
入力信号ＩＮが徐々に大きくなると、第１の制御電位設定手段１から出力される第１の制御電位Ｎ２（トランジスタＱ５のゲート電位）は徐々に低下する。一方、第２の制御電位設定手段２から出力される第２の制御電位Ｎ３（トランジスタＱ５のソース電位）は、徐々に上昇する。第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転して、トランジスタＱ５のゲート−ソース間電圧がトランジスタＱ５の閾値電圧ＶＴ５を超えると、トランジスタＱ５は導通状態になり、波形整形回路の出力端子にソース電位（入力信号ＩＮの電位）の出力信号ＯＵＴを出力する。このときの入力信号ＩＮの電位が波形整形回路の論理閾値Ｖｔｈである。トランジスタＱ５が導通状態になった後、出力信号ＯＵＴは入力信号ＩＮと同じ電位で上昇する。
図３Ｂは本実施例の波形整形回路の貫通電流波形図である。前述のように、リセット手段４は、波形整形回路が動作するときにトランジスタＱ６を遮断状態にするので、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。その結果、貫通電流Ｉｔｏｔａｌは、第１の制御電位設定手段１を流れる貫通電流Ｉ２のみとなる（Ｉｔｏｔａｌ＝Ｉ２）。
以上のように、本実施例によれば、貫通電流Ｉ１をダイナミック動作によりなくすことができる。したがって、波形整形回路を多数用いる用途に本実施例の波形整形回路を適用すれば、波形整形回路の貫通電流を低減し、全体の消費電力を大幅に低減する効果がある。このため、電源装置の電流容量への制約を緩和し、消費電力による波形整形回路の使用数の制限もなくすことができるため効果大である。また、第１の制御電位設定手段１と第２の制御電位設定手段２を用いて出力手段３のトランジスタＱ５のゲート端子とソース端子を制御することにより、ダイナミック動作により貫通電流を低減しつつ、トランジスタＱ５が導通状態になるときの論理閾値を調節して、波形整形回路の論理閾値Ｖｔｈを適切な値に設定することができる。
なお、本実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗ（グランド電位ＧＮＤ）からＨｉｇｈ（電源電位ＶＤＤ）に変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図２のＰチャネルＭＯＳトランジスタＱ５をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
また、本実施例では、第１の制御電位設定手段１と第２の制御電位設定手段２の詳細な構成について明示していないが、第２の制御電位設定手段２は、入力信号ＩＮと同方向に変化する第２の制御電位Ｎ３を生成するものであれば、その構成は任意でよい。同様に、第１の制御電位設定手段１は、入力信号ＩＮが論理閾値Ｖｔｈの近傍に達したときに第２の制御電位Ｎ３との大小関係が逆転する第１の制御電位Ｎ２を生成するものであれば、その構成は任意でよい。
［第２実施例］
次に、本発明の第２実施例について説明する。図４は、本発明の第２実施例の波形整形回路の構成を示すブロック図である。本実施例は、第１実施例と同様に出力手段３を流れる貫通電流Ｉ１を零化すると共に、第１の制御電位設定手段１ａを流れる貫通電流Ｉ２を零化するものである。入力信号ＩＮと第１の制御電位Ｎ２と第２の制御電位Ｎ３との関係は、第１実施例で説明したとおりである。
第１の制御電位設定手段１ａは、ソース端子に第２の電源電位ＶＤＤが与えられ、ドレイン端子が第１の制御電位設定手段１ａの出力としてトランジスタＱ５のゲート端子と接続される第３のトランジスタであるＰチャネルＭＯＳトランジスタＱ７と、ゲート端子に入力信号ＩＮが入力され、ドレイン端子が第１の制御電位設定手段１ａの出力としてトランジスタＱ５のゲート端子と接続される第４のトランジスタであるＮチャネルＭＯＳトランジスタＱ８と、ゲート端子にリセット信号ＲＳＥＴが入力され、ソース端子にグランド電位ＧＮＤが与えられ、ドレイン端子がトランジスタＱ８のソース端子と接続される第５のトランジスタであるＮチャネルＭＯＳトランジスタＱ９と、入力端子にリセット信号ＲＳＥＴが入力され、出力端子がトランジスタＱ７のゲート端子と接続されたインバータゲートＩＮＶと、第１の端子がトランジスタＱ８のソース端子およびトランジスタＱ９のドレイン端子と接続され、第２の端子に第３の電源電位が与えられる第１の容量素子Ｃｇとからなる。
容量素子Ｃｇは、ＭＯＳ容量を用いて実現してもよいし、ＭＩＭ（メタル−インシュレータ−メタル）容量やＰＩＰ（ポリ−インシュレータ−ポリ）容量を用いて実現してもよい。第３の電源電位は、容量素子ＣｇにＭＯＳ容量を用いる場合、ＭＯＳ容量のＭＯＳＦＥＴがオンする電位であればよく、容量素子ＣｇにＭＩＭ容量やＰＩＰ容量を用いる場合には、任意でよい。本実施例では第３の電源電位をグランド電位ＧＮＤとしている。
次に、図４の波形整形回路を動作を説明する。図５Ａは、図４の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前（信号入力が無いとき、あるいは入力信号ＩＮがグランド電位ＧＮＤに固定されているとき）、リセット手段４は、リセット信号ＲＳＥＴをＨｉｇｈにしておく。これにより、ＮチャネルＭＯＳトランジスタＱ６が導通状態となるので、出力信号ＯＵＴはＬｏｗに設定される。また、リセット信号ＲＳＥＴをＨｉｇｈにしたことにより、ＰチャネルＭＯＳトランジスタＱ７とＮチャネルＭＯＳトランジスタＱ９とがオンするので、容量素子Ｃｇはグランド電位ＧＮＤに放電される。この結果、第１の制御電位Ｎ２はＨｉｇｈに設定されるので、トランジスタＱ５は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段４は、リセット信号ＲＳＥＴをＬｏｗに設定する。これにより、トランジスタＱ６が遮断状態となるので、波形整形回路の動作中にトランジスタＱ５が導通状態になった場合でも、電源電位ＶＤＤから出力手段３のトランジスタＱ５，Ｑ６を経由して貫通電流Ｉ１が流れることはない。同様に、リセット信号ＲＳＥＴをＬｏｗに設定したことにより、トランジスタＱ７，Ｑ９が遮断状態となるので、波形整形回路の動作中にトランジスタＱ８が導通状態になった場合でも、電源電位ＶＤＤから第１の制御電位設定手段１ａのトランジスタＱ７，Ｑ８，Ｑ９を経由して貫通電流Ｉ２が流れることはない。なお、リセット手段４は、入力信号ＩＮがＬｏｗからＨｉｇｈに変化するとき、トランジスタＱ５がオンする前にトランジスタＱ６がオフになり、かつトランジスタＱ８がオンする前にトランジスタＱ７，Ｑ９がオフになるように、リセット信号ＲＳＥＴを設定すればよい。
入力信号ＩＮが徐々に大きくなってトランジスタＱ８の閾値電圧ＶＴ８を超えると、トランジスタＱ８が導通状態になるので、トランジスタＱ８のドレイン端子と容量素子Ｃｇとが接続される。このとき、トランジスタＱ７，Ｑ９は既に遮断状態になっている。したがって、容量Ｃｇの接続により、トランジスタＱ５のゲート端子の寄生容量に充電された電荷が容量素子Ｃｇに移動し始め、第１の制御電位設定手段１ａから出力される第１の制御電位Ｎ２（トランジスタＱ５のゲート電位）は徐々に低下する。一方、第２の制御電位設定手段２から出力される第２の制御電位Ｎ３（トランジスタＱ５のソース電位）は、徐々に上昇する。
第１実施例と同様に、第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転して、トランジスタＱ５のゲート−ソース間電圧がトランジスタＱ５の閾値電圧ＶＴ５を超えると、トランジスタＱ５は導通状態になり、波形整形回路の出力端子にソース電位（入力信号ＩＮの電位）の出力信号ＯＵＴを出力する。
図５Ｂは、本実施例の波形整形回路の貫通電流波形図である。本実施例では、第１実施例と同様に電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
また、本実施例では、第１の制御電位設定手段１ａを容量素子Ｃｇと、容量素子Ｃｇの初期化用のトランジスタＱ７，Ｑ９と、容量素子Ｃｇの短絡用のトランジスタＱ９とから構成し、波形整形回路の動作前はリセット手段４によってトランジスタＱ７，Ｑ９を導通状態にして容量素子Ｃｇを初期化し、波形整形回路の動作中は入力信号ＩＮの変化に応じてトランジスタＱ８を導通状態にさせて第１の制御電位設定手段１ａの出力と容量素子Ｃｇとを接続することにより、第１の制御電位Ｎ２を生成するようにしたので、第１の制御電位設定手段１ａを経由する貫通電流Ｉ１を生じさせることなく、第１の制御電位設定手段１ａを実現することができる。その結果、貫通電流Ｉｔｏｔａｌは、図５Ｂのように零となる。
以上のように、本実施例では、貫通電流Ｉｔｏｔａｌを生じさせることなく、スロープを持ったデジタル入力信号やアナログ入力信号をレベル弁別して波形整形することができる。また、本実施例では、容量素子Ｃｇにより第１の制御電位Ｎ２を制御することができるので、容量素子Ｃｇの静電容量の値によって波形整形回路の論理閾値Ｖｔｈを適切な値に設定することができる。
［第３実施例］
次に、本発明の第３実施例について説明する。図６は、本発明の第３実施例の波形整形回路の構成を示すブロック図であり、図４と同一の構成には同一の符号を付してある。
本実施例の第１の制御電位設定手段１ｂは、第２実施例の第１の制御電位設定手段１ａに対して、第１の端子がトランジスタＱ７，Ｑ８のドレイン端子と接続され、第２の端子に第４の電源電位が与えられる第２の容量素子Ｃｖを追加したものである。
容量素子Ｃｖは、容量素子Ｃｇと同様に、ＭＯＳ容量を用いて実現してもよいし、ＭＩＭ容量やＰＩＰ容量を用いて実現してもよい。第４の電源電位は、容量素子ＣｖにＭＯＳ容量を用いる場合、ＭＯＳ容量のＭＯＳＦＥＴがオンする電位であればよく、容量素子ＣｖにＭＩＭ容量やＰＩＰ容量を用いる場合には、任意でよい。第４の電源電位は、第３の電源電位と同電位でもよいし、異なる電位でもよく、本実施例ではグランド電位ＧＮＤとしている。
本実施例の波形整形回路の動作は第２実施例とほぼ同じである。異なるのは、リセット信号ＲＳＥＴがＨｉｇｈのときに、容量素子Ｃｖが電源電位ＶＤＤに充電される点と、トランジスタＱ８が導通状態になったときに、容量素子ＣｖとＣｇとが接続され、容量素子Ｃｖに充電された電荷が容量素子Ｃｇに移動し始め、これにより第１の制御電位Ｎ２が徐々に低下する点である。
こうして、本実施例においても、第２実施例と同様の効果を得ることができる。また、本実施例では、容量素子ＣｇとＣｖにより第１の制御電位Ｎ２を制御することができる。第２実施例では、容量素子Ｃｇの静電容量の値によって第１の制御電位Ｎ２が決まるため、容量素子Ｃｇの値がプロセスによってばらつくと、このばらつきの影響により、波形整形回路の論理閾値Ｖｔｈにもばらつきが生じる。これに対して、本実施例では、容量素子ＣｇとＣｖの静電容量の比によって第１の制御電位Ｎ２が決まるため、プロセスのばらつきに影響されることなく、安定した論理閾値Ｖｔｈの制御が可能になる。本実施例がプロセスのばらつきの影響を受けない理由は、容量素子ＣｇとＣｖの個々の静電容量がプロセスによってばらついたとしても、容量素子ＣｇとＣｖの静電容量の比は変化しないからである。
なお、第２実施例、第３実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図４、図６のＰチャネルＭＯＳトランジスタＱ５，Ｑ７をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ８，Ｑ９をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
［第４実施例］
次に、本発明の第４実施例について説明する。図７は、本発明の第４実施例の波形整形回路の構成を示すブロック図であり、図２と同一の構成には同一の符号を付してある。本実施例は、第２の制御電位設定手段２の１例を示すものである。第２の制御電位設定手段２は、波形整形回路の入力端子とトランジスタＱ５のソース端子とを短絡する信号線Ｗからなる。これにより、入力信号ＩＮと第２の制御電位Ｎ３とは同電位となる。
本実施例によれば、素子数を増やすことなく、かつ第２の制御電位設定手段２を経由する貫通電流を生じさせることなく、第２の制御電位設定手段２を実現することができる。
［第５実施例］
次に、本発明の第５実施例について説明する。図８は、本発明の第５実施例の波形整形回路の構成を示すブロック図であり、図２と同一の構成には同一の符号を付してある。本実施例は、第２の制御電位設定手段２の他の例を示すものである。
第２の制御電位設定手段２は、ゲート端子に入力信号ＩＮが与えられ、ドレイン端子に電源電位ＶＤＤが与えられ、ソース端子がトランジスタＱ５のソース端子と接続された第６のトランジスタであるＮチャネルＭＯＳトランジスタＱ１０からなる。トランジスタＱ１０のソース端子から出力される第２の制御電位Ｎ３は、第１実施例と同様に、入力信号ＩＮの変化に応じて入力信号ＩＮと同方向に変化するが、その大きさは入力信号ＩＮの電位よりトランジスタＱ１０の閾値電圧分だけ低くなる。他の動作は第１実施例と同じであり、第１実施例と同様に貫通電流を零化することができる。
第４実施例では、波形整形回路の出力インピーダンスが波形整形回路の入力の影響を受けるが、本実施例では、トランジスタＱ１０のソースフォロア動作により、出力インピーダンスを低減することができる。
なお、第４実施例、第５実施例では、図７あるいは図８に示した第２の制御電位設定手段２を第１実施例に適用した例を示しているが、第２実施例、第３実施例に適用するようにしてもよい。第２実施例、第３実施例に適用すれば、第１の制御電位設定手段１ａを流れる貫通電流Ｉ２も零化できるので、より低消費電力化できることは言うまでもない。
また、第４実施例、第５実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図７、図８のＰチャネルＭＯＳトランジスタＱ５をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ１０をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
［第６実施例］
次に、本発明の第６実施例について説明する。図９は、本発明の第６実施例の波形整形回路の原理を示すブロック図であり、図２と同一の構成には同一の符号を付してある。第１の制御電位設定手段１、第２の制御電位設定手段２、出力手段３およびリセット手段４は、第１実施例と同じである。本実施例が第１実施例と異なる点は、第２の制御電位設定手段２の第２の制御電位Ｎ３を出力信号ＯＵＴの電位に応じて補償する第３の制御電位設定手段５を有することである。
第３の制御電位設定手段５を用いることにより、出力信号ＯＵＴの電位を第３の制御電位設定手段５を介して第２の制御電位設定手段２にフィードバックすることができ、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴの変化を急峻にすることができる。
図１０に本実施例の実現例を示す。第３の制御電位設定手段５は、ゲート端子が波形整形回路の出力端子と接続され、ドレイン端子に電源電位ＶＤＤが与えられ、ソース端子が第２の制御電位設定手段２の入力端子または出力端子と接続された第７のトランジスタであるＮチャネルＭＯＳトランジスタＱ１１からなる。
次に、図１０の波形整形回路を動作を説明する。図１１Ａは波形整形回路の動作を示す電圧波形図である。入力信号ＩＮが論理閾値Ｖｔｈを超えるまでの動作は第１実施例と同じである。第１実施例で説明したとおり、入力信号ＩＮが論理閾値Ｖｔｈを超えると、トランジスタＱ５が導通状態となって、出力信号ＯＵＴがＬｏｗからＨｉｇｈに変化するので、トランジスタＱ１１が導通状態となる。
これにより、入力信号ＩＮが電源電位ＶＤＤに向かって急峻に上昇するので、これと同電位の第２の制御電位Ｎ３も急峻に上昇して、その結果、図１１Ａに示すように出力信号ＯＵＴが急峻に上昇する。電源電位ＶＤＤよりもトランジスタＱ１１の閾値電圧ＶＴ１１の分だけ低いレベルまで入力信号ＩＮが上昇すると、トランジスタＱ１１が遮断状態になるので、入力信号ＩＮの電位は入力信号自身の本来の変化に応じて緩やかに上昇する。
図１１Ｂは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第１実施例と同様に、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
以上のように、本実施例によれば、第３の制御電位設定手段５を設けることにより、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴのレベルを補償することができる。
［第７実施例］
次に、本発明の第７実施例について説明する。図１２は、本発明の第７実施例の波形整形回路の構成を示すブロック図であり、図１０と同一の構成には同一の符号を付してある。第６実施例では、第２の制御電位設定手段２の構成として図７に示した第４実施例の構成を用いたが、本実施例は、第２の制御電位設定手段２の構成として図８に示した第５実施例の構成を用いたものである。
こうして、本実施例においても、第６実施例と同様の効果を得ることができる。なお、第６実施例で説明したとおり、トランジスタＱ１１のソース端子は第２の制御電位設定手段２の入力端子（トランジスタＱ１０のゲート端子）または出力端子（トランジスタＱ５，Ｑ１０のソース端子）と接続されるものなので、トランジスタＱ１１のソース端子をトランジスタＱ５，Ｑ１０のソース端子と接続するようにしてもよい。
［第８実施例］
次に、本発明の第８実施例について説明する。図１３は、本発明の第８実施例の波形整形回路の原理を示すブロック図であり、図２と同一の構成には同一の符号を付してある。第１の制御電位設定手段１、第２の制御電位設定手段２、出力手段３およびリセット手段４は、第１実施例と同じである。本実施例が第１実施例と異なる点は、第２の制御電位設定手段２の第２の制御電位Ｎ３を第１の制御電位Ｎ２に応じて補償する第３の制御電位設定手段５ａを有することである。
第３の制御電位設定手段５ａを用いることにより、第１の制御電位Ｎ２を第３の制御電位設定手段５ａを介して第２の制御電位設定手段２にフィードバックすることができ、第６実施例と同様に、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴの変化を急峻にすることができる。
図１４に本実施例の実現例を示す。第３の制御電位設定手段５ａは、ゲート端子に第１の制御電位Ｎ２が入力され、ソース端子に電源電位ＶＤＤが与えられ、ドレイン端子が第２の制御電位設定手段２の入力端子または出力端子と接続された第８のトランジスタであるＰチャネルＭＯＳトランジスタＱ１２からなる。
次に、図１４の波形整形回路を動作を説明する。図１５Ａは波形整形回路の動作を示す電圧波形図である。入力信号ＩＮが論理閾値Ｖｔｈを超えるまでの動作は第１実施例と同じである。第１実施例で説明したとおり、入力信号ＩＮの上昇に応じて第１の制御電位Ｎ２は徐々に低下し、入力信号ＩＮが論理閾値Ｖｔｈを超え、第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転すると、トランジスタＱ１２が導通状態となる。
これにより、入力信号ＩＮが電源電位ＶＤＤに向かって急峻に上昇するので、これと同電位の第２の制御電位Ｎ３も急峻に上昇して、その結果、図１５Ａに示すように出力信号ＯＵＴが急峻に上昇する。なお、第６実施例、第７実施例では、入力信号ＩＮが論理閾値Ｖｔｈを超えてトランジスタＱ１１がいったん導通状態になった後、再び遮断状態に戻るため、電源電位ＶＤＤに向かう途中で出力信号ＯＵＴの変化が緩やかものとなるが、本実施例では、入力信号ＩＮが論理閾値Ｖｔｈを超えている場合、トランジスタＱ１２が遮断状態に戻ることはないので、第６実施例、第７実施例に比べて出力信号ＯＵＴの変化をより急峻にすることができる。
図１５Ｂは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第１実施例と同様に、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
以上のように、本実施例によれば、第３の制御電位設定手段５ａを設けることにより、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴのレベルを補償することができる。
［第９実施例］
次に、本発明の第９実施例について説明する。図１６は、本発明の第９実施例の波形整形回路の構成を示すブロック図であり、図１４と同一の構成には同一の符号を付してある。第８実施例では、第２の制御電位設定手段２の構成として図７に示した第４実施例の構成を用いたが、本実施例は、第２の制御電位設定手段２の構成として図８に示した第５実施例の構成を用いたものである。こうして、本実施例においても、第８実施例と同様の効果を得ることができる。
なお、第８実施例で説明したとおり、トランジスタＱ１２のドレイン端子は第２の制御電位設定手段２の入力端子または出力端子と接続されるものなので、トランジスタＱ１２のドレイン端子をトランジスタＱ５，Ｑ１０のソース端子と接続するようにしてもよい。
また、第６実施例〜第９実施例では、図１０、図１２に示した第３の制御電位設定手段５あるいは図１４、図１６に示した第３の制御電位設定手段５ａを第１実施例に適用した例を示しているが、第２実施例、第３実施例に適用するようにしてもよい。
また、第６実施例〜第９実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図１０、図１２、図１４、図１６のＰチャネルＭＯＳトランジスタＱ５，Ｑ１２をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ１０，Ｑ１１をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
また、第１実施例〜第９実施例では、入力信号ＩＮと同じ極性の出力信号ＯＵＴを出力する場合について説明しているが、出力手段３の後ろにインバータゲートを１個追加すれば、入力信号ＩＮの反転信号を出力する波形整形回路となることは言うまでもない。
また、第１実施例〜第９実施例において、リセット手段４は、図示しない制御手段によって制御される。この制御手段は、図示しないゲート回路等から波形整形回路に入力信号ＩＮが入力されるタイミングに応じてリセット手段４を制御し、前述の条件でリセット信号ＲＳＥＴを出力させる。また、制御手段は、入力信号ＩＮのレベルを観測して（あるいは入力信号ＩＮに加えて第１の制御電位Ｎ２と第２の制御電位Ｎ３のレベルを観測して）、リセット手段４を制御し、前述の条件でリセット信号ＲＳＥＴを出力させるようにしてもよい。
以上のように、本発明の波形整形回路は、消費電力の低減が必要な装置にとって有用であり、例えば電池駆動の携帯端末装置への搭載に適している。
図１は、本発明の第１実施例の波形整形回路の原理を示すブロック図である。本実施例は、図１８Ｂに示した貫通電流Ｉｔｏｔａｌのうち、出力手段を流れる貫通電流Ｉ１を零化するものである。図１の波形整形回路は、第１の制御電位Ｎ２を生成する第１の制御電位設定手段１と、入力信号ＩＮの変化に応じて入力信号ＩＮと同方向に変化する第２の制御電位Ｎ３を生成する第２の制御電位設定手段２と、第１の導電性の第１のトランジスタ（不図示）と第２の導電性の第２のトランジスタ（不図示）とからなり、第１の制御電位Ｎ２と第２の制御電位Ｎ３とリセット信号ＲＳＥＴとに基づいて所定の電位の出力信号ＯＵＴを生成する出力手段３と、リセット信号ＲＳＥＴを生成して、波形整形回路の動作時に第２のトランジスタをオフにするリセット手段４とを有する。第１の制御電位設定手段１は、入力信号ＩＮが論理閾値の近傍に達したときに第２の制御電位Ｎ３との大小関係が逆転する第１の制御電位Ｎ２を生成する。
図１７Ａ、図１７Ｂに示した従来の波形整形回路との違いは、第２の制御電位設定手段２とリセット手段４とを設け、リセット手段４により出力手段３の第２のトランジスタに流れる貫通電流を遮断することで貫通電流Ｉ１を零化することと、第１の制御電位設定手段１と第２の制御電位設定手段２の２つの制御電位Ｎ２，Ｎ３を用いて出力手段３の第１のトランジスタの導通状態を制御することで波形整形回路の論理閾値を制御することである。
図２は、本発明の第１実施例の波形整形回路の構成を示すブロック図である。出力手段３は、ゲート端子が第１の制御電位設定手段１の出力と接続され、ソース端子が第２の制御電位設定手段２の出力と接続され、ドレイン端子が波形整形回路の出力端子と接続された第１のトランジスタであるＰチャネルＭＯＳトランジスタＱ５と、ゲート端子がリセット手段４の出力と接続され、ソース端子に第１の電源電位であるグランド電位ＧＮＤが与えられ、ドレイン端子が波形整形回路の出力端子と接続された第２のトランジスタであるＮチャネルＭＯＳトランジスタＱ６とからなる。
第１の制御電位設定手段１は、例えば図１７Ｂに示した制御電位設定手段１１と同じ構成でよい。
リセット手段４は、第２の電源電位である電源電位ＶＤＤまたは第１の電源電位であるグランド電位ＧＮＤのいずれかを選択して出力するスイッチＳＷからなる。
本実施例では、リセット手段４から出力するリセット信号ＲＳＥＴによりＮチャネルＭＯＳトランジスタＱ６に流れる貫通電流を遮断し、入力信号ＩＮが論理閾値Ｖｔｈを超えた場合には第１の制御電位設定手段１および第２の制御電位設定手段２によりＰチャネルＭＯＳトランジスタＱ５を導通状態にして、Ｈｉｇｈレベルの出力信号ＯＵＴを出力することができる。
次に、図２の波形整形回路を動作を説明する。図３Ａは、図２の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前（信号入力が無いとき、あるいは入力信号ＩＮがグランド電位ＧＮＤに固定されているとき）、リセット手段４は、リセット信号ＲＳＥＴをＨｉｇｈにしておく。これにより、ＮチャネルＭＯＳトランジスタＱ６が導通状態となるので、出力信号ＯＵＴはＬｏｗに設定される。このとき、第１の制御電位設定手段１は、第１の制御電位Ｎ２をＨｉｇｈに設定するので、トランジスタＱ５は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段４は、リセット信号ＲＳＥＴをＬｏｗに設定する。これにより、トランジスタＱ６が遮断状態となるので、波形整形回路の動作中にトランジスタＱ５が導通状態になった場合でも、電源電位ＶＤＤから出力手段３のトランジスタＱ５，Ｑ６を経由して貫通電流Ｉ１が流れることはない。なお、リセット手段４は、入力信号ＩＮがＬｏｗからＨｉｇｈに変化するとき、トランジスタＱ５がオンする前にトランジスタＱ６がオフになるように、リセット信号ＲＳＥＴを設定すればよい。
入力信号ＩＮが徐々に大きくなると、第１の制御電位設定手段１から出力される第１の制御電位Ｎ２（トランジスタＱ５のゲート電位）は徐々に低下する。一方、第２の制御電位設定手段２から出力される第２の制御電位Ｎ３（トランジスタＱ５のソース電位）は、徐々に上昇する。第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転して、トランジスタＱ５のゲート−ソース間電圧がトランジスタＱ５の閾値電圧ＶＴ５を超えると、トランジスタＱ５は導通状態になり、波形整形回路の出力端子にソース電位（入力信号ＩＮの電位）の出力信号ＯＵＴを出力する。このときの入力信号ＩＮの電位が波形整形回路の論理閾値Ｖｔｈである。トランジスタＱ５が導通状態になった後、出力信号ＯＵＴは入力信号ＩＮと同じ電位で上昇する。
図３Ｂは本実施例の波形整形回路の貫通電流波形図である。前述のように、リセット手段４は、波形整形回路が動作するときにトランジスタＱ６を遮断状態にするので、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。その結果、貫通電流Ｉｔｏｔａｌは、第１の制御電位設定手段１を流れる貫通電流Ｉ２のみとなる（Ｉｔｏｔａｌ＝Ｉ２）。
以上のように、本実施例によれば、貫通電流Ｉ１をダイナミック動作によりなくすことができる。したがって、波形整形回路を多数用いる用途に本実施例の波形整形回路を適用すれば、波形整形回路の貫通電流を低減し、全体の消費電力を大幅に低減する効果がある。このため、電源装置の電流容量への制約を緩和し、消費電力による波形整形回路の使用数の制限もなくすことができるため効果大である。また、第１の制御電位設定手段１と第２の制御電位設定手段２を用いて出力手段３のトランジスタＱ５のゲート端子とソース端子を制御することにより、ダイナミック動作により貫通電流を低減しつつ、トランジスタＱ５が導通状態になるときの論理閾値を調節して、波形整形回路の論理閾値Ｖｔｈを適切な値に設定することができる。
なお、本実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗ（グランド電位ＧＮＤ）からＨｉｇｈ（電源電位ＶＤＤ）に変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図２のＰチャネルＭＯＳトランジスタＱ５をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
また、本実施例では、第１の制御電位設定手段１と第２の制御電位設定手段２の詳細な構成について明示していないが、第２の制御電位設定手段２は、入力信号ＩＮと同方向に変化する第２の制御電位Ｎ３を生成するものであれば、その構成は任意でよい。同様に、第１の制御電位設定手段１は、入力信号ＩＮが論理閾値Ｖｔｈの近傍に達したときに第２の制御電位Ｎ３との大小関係が逆転する第１の制御電位Ｎ２を生成するものであれば、その構成は任意でよい。
［第２実施例］
次に、本発明の第２実施例について説明する。図４は、本発明の第２実施例の波形整形回路の構成を示すブロック図である。本実施例は、第１実施例と同様に出力手段３を流れる貫通電流Ｉ１を零化すると共に、第１の制御電位設定手段１ａを流れる貫通電流Ｉ２を零化するものである。入力信号ＩＮと第１の制御電位Ｎ２と第２の制御電位Ｎ３との関係は、第１実施例で説明したとおりである。
第１の制御電位設定手段１ａは、ソース端子に第２の電源電位ＶＤＤが与えられ、ドレイン端子が第１の制御電位設定手段１ａの出力としてトランジスタＱ５のゲート端子と接続される第３のトランジスタであるＰチャネルＭＯＳトランジスタＱ７と、ゲート端子に入力信号ＩＮが入力され、ドレイン端子が第１の制御電位設定手段１ａの出力としてトランジスタＱ５のゲート端子と接続される第４のトランジスタであるＮチャネルＭＯＳトランジスタＱ８と、ゲート端子にリセット信号ＲＳＥＴが入力され、ソース端子にグランド電位ＧＮＤが与えられ、ドレイン端子がトランジスタＱ８のソース端子と接続される第５のトランジスタであるＮチャネルＭＯＳトランジスタＱ９と、入力端子にリセット信号ＲＳＥＴが入力され、出力端子がトランジスタＱ７のゲート端子と接続されたインバータゲートＩＮＶと、第１の端子がトランジスタＱ８のソース端子およびトランジスタＱ９のドレイン端子と接続され、第２の端子に第３の電源電位が与えられる第１の容量素子Ｃｇとからなる。
容量素子Ｃｇは、ＭＯＳ容量を用いて実現してもよいし、ＭＩＭ（メタル−インシュレータ−メタル）容量やＰＩＰ（ポリ−インシュレータ−ポリ）容量を用いて実現してもよい。第３の電源電位は、容量素子ＣｇにＭＯＳ容量を用いる場合、ＭＯＳ容量のＭＯＳＦＥＴがオンする電位であればよく、容量素子ＣｇにＭＩＭ容量やＰＩＰ容量を用いる場合には、任意でよい。本実施例では第３の電源電位をグランド電位ＧＮＤとしている。
次に、図４の波形整形回路を動作を説明する。図５Ａは、図４の波形整形回路の動作を示す電圧波形図である。まず、波形整形回路の動作前（信号入力が無いとき、あるいは入力信号ＩＮがグランド電位ＧＮＤに固定されているとき）、リセット手段４は、リセット信号ＲＳＥＴをＨｉｇｈにしておく。これにより、ＮチャネルＭＯＳトランジスタＱ６が導通状態となるので、出力信号ＯＵＴはＬｏｗに設定される。また、リセット信号ＲＳＥＴをＨｉｇｈにしたことにより、ＰチャネルＭＯＳトランジスタＱ７とＮチャネルＭＯＳトランジスタＱ９とがオンするので、容量素子Ｃｇはグランド電位ＧＮＤに放電される。この結果、第１の制御電位Ｎ２はＨｉｇｈに設定されるので、トランジスタＱ５は遮断状態となる。
次に、波形整形回路を動作させるとき、リセット手段４は、リセット信号ＲＳＥＴをＬｏｗに設定する。これにより、トランジスタＱ６が遮断状態となるので、波形整形回路の動作中にトランジスタＱ５が導通状態になった場合でも、電源電位ＶＤＤから出力手段３のトランジスタＱ５，Ｑ６を経由して貫通電流Ｉ１が流れることはない。同様に、リセット信号ＲＳＥＴをＬｏｗに設定したことにより、トランジスタＱ７，Ｑ９が遮断状態となるので、波形整形回路の動作中にトランジスタＱ８が導通状態になった場合でも、電源電位ＶＤＤから第１の制御電位設定手段１ａのトランジスタＱ７，Ｑ８，Ｑ９を経由して貫通電流Ｉ２が流れることはない。なお、リセット手段４は、入力信号ＩＮがＬｏｗからＨｉｇｈに変化するとき、トランジスタＱ５がオンする前にトランジスタＱ６がオフになり、かつトランジスタＱ８がオンする前にトランジスタＱ７，Ｑ９がオフになるように、リセット信号ＲＳＥＴを設定すればよい。
入力信号ＩＮが徐々に大きくなってトランジスタＱ８の閾値電圧ＶＴ８を超えると、トランジスタＱ８が導通状態になるので、トランジスタＱ８のドレイン端子と容量素子Ｃｇとが接続される。このとき、トランジスタＱ７，Ｑ９は既に遮断状態になっている。したがって、容量Ｃｇの接続により、トランジスタＱ５のゲート端子の寄生容量に充電された電荷が容量素子Ｃｇに移動し始め、第１の制御電位設定手段１ａから出力される第１の制御電位Ｎ２（トランジスタＱ５のゲート電位）は徐々に低下する。一方、第２の制御電位設定手段２から出力される第２の制御電位Ｎ３（トランジスタＱ５のソース電位）は、徐々に上昇する。
第１実施例と同様に、第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転して、トランジスタＱ５のゲート−ソース間電圧がトランジスタＱ５の閾値電圧ＶＴ５を超えると、トランジスタＱ５は導通状態になり、波形整形回路の出力端子にソース電位（入力信号ＩＮの電位）の出力信号ＯＵＴを出力する。
図５Ｂは、本実施例の波形整形回路の貫通電流波形図である。本実施例では、第１実施例と同様に電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
また、本実施例では、第１の制御電位設定手段１ａを容量素子Ｃｇと、容量素子Ｃｇの初期化用のトランジスタＱ７，Ｑ９と、容量素子Ｃｇの短絡用のトランジスタＱ９とから構成し、波形整形回路の動作前はリセット手段４によってトランジスタＱ７，Ｑ９を導通状態にして容量素子Ｃｇを初期化し、波形整形回路の動作中は入力信号ＩＮの変化に応じてトランジスタＱ８を導通状態にさせて第１の制御電位設定手段１ａの出力と容量素子Ｃｇとを接続することにより、第１の制御電位Ｎ２を生成するようにしたので、第１の制御電位設定手段１ａを経由する貫通電流Ｉ１を生じさせることなく、第１の制御電位設定手段１ａを実現することができる。その結果、貫通電流Ｉｔｏｔａｌは、図５Ｂのように零となる。
以上のように、本実施例では、貫通電流Ｉｔｏｔａｌを生じさせることなく、スロープを持ったデジタル入力信号やアナログ入力信号をレベル弁別して波形整形することができる。また、本実施例では、容量素子Ｃｇにより第１の制御電位Ｎ２を制御することができるので、容量素子Ｃｇの静電容量の値によって波形整形回路の論理閾値Ｖｔｈを適切な値に設定することができる。
［第３実施例］
次に、本発明の第３実施例について説明する。図６は、本発明の第３実施例の波形整形回路の構成を示すブロック図であり、図４と同一の構成には同一の符号を付してある。
本実施例の第１の制御電位設定手段１ｂは、第２実施例の第１の制御電位設定手段１ａに対して、第１の端子がトランジスタＱ７，Ｑ８のドレイン端子と接続され、第２の端子に第４の電源電位が与えられる第２の容量素子Ｃｖを追加したものである。
容量素子Ｃｖは、容量素子Ｃｇと同様に、ＭＯＳ容量を用いて実現してもよいし、ＭＩＭ容量やＰＩＰ容量を用いて実現してもよい。第４の電源電位は、容量素子ＣｖにＭＯＳ容量を用いる場合、ＭＯＳ容量のＭＯＳＦＥＴがオンする電位であればよく、容量素子ＣｖにＭＩＭ容量やＰＩＰ容量を用いる場合には、任意でよい。第４の電源電位は、第３の電源電位と同電位でもよいし、異なる電位でもよく、本実施例ではグランド電位ＧＮＤとしている。
本実施例の波形整形回路の動作は第２実施例とほぼ同じである。異なるのは、リセット信号ＲＳＥＴがＨｉｇｈのときに、容量素子Ｃｖが電源電位ＶＤＤに充電される点と、トランジスタＱ８が導通状態になったときに、容量素子ＣｖとＣｇとが接続され、容量素子Ｃｖに充電された電荷が容量素子Ｃｇに移動し始め、これにより第１の制御電位Ｎ２が徐々に低下する点である。
こうして、本実施例においても、第２実施例と同様の効果を得ることができる。また、本実施例では、容量素子ＣｇとＣｖにより第１の制御電位Ｎ２を制御することができる。第２実施例では、容量素子Ｃｇの静電容量の値によって第１の制御電位Ｎ２が決まるため、容量素子Ｃｇの値がプロセスによってばらつくと、このばらつきの影響により、波形整形回路の論理閾値Ｖｔｈにもばらつきが生じる。これに対して、本実施例では、容量素子ＣｇとＣｖの静電容量の比によって第１の制御電位Ｎ２が決まるため、プロセスのばらつきに影響されることなく、安定した論理閾値Ｖｔｈの制御が可能になる。本実施例がプロセスのばらつきの影響を受けない理由は、容量素子ＣｇとＣｖの個々の静電容量がプロセスによってばらついたとしても、容量素子ＣｇとＣｖの静電容量の比は変化しないからである。
なお、第２実施例、第３実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図４、図６のＰチャネルＭＯＳトランジスタＱ５，Ｑ７をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ８，Ｑ９をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
［第４実施例］
次に、本発明の第４実施例について説明する。図７は、本発明の第４実施例の波形整形回路の構成を示すブロック図であり、図２と同一の構成には同一の符号を付してある。本実施例は、第２の制御電位設定手段２の１例を示すものである。第２の制御電位設定手段２は、波形整形回路の入力端子とトランジスタＱ５のソース端子とを短絡する信号線Ｗからなる。これにより、入力信号ＩＮと第２の制御電位Ｎ３とは同電位となる。
本実施例によれば、素子数を増やすことなく、かつ第２の制御電位設定手段２を経由する貫通電流を生じさせることなく、第２の制御電位設定手段２を実現することができる。
［第５実施例］
次に、本発明の第５実施例について説明する。図８は、本発明の第５実施例の波形整形回路の構成を示すブロック図であり、図２と同一の構成には同一の符号を付してある。本実施例は、第２の制御電位設定手段２の他の例を示すものである。
第２の制御電位設定手段２は、ゲート端子に入力信号ＩＮが与えられ、ドレイン端子に電源電位ＶＤＤが与えられ、ソース端子がトランジスタＱ５のソース端子と接続された第６のトランジスタであるＮチャネルＭＯＳトランジスタＱ１０からなる。トランジスタＱ１０のソース端子から出力される第２の制御電位Ｎ３は、第１実施例と同様に、入力信号ＩＮの変化に応じて入力信号ＩＮと同方向に変化するが、その大きさは入力信号ＩＮの電位よりトランジスタＱ１０の閾値電圧分だけ低くなる。他の動作は第１実施例と同じであり、第１実施例と同様に貫通電流を零化することができる。
第４実施例では、波形整形回路の出力インピーダンスが波形整形回路の入力の影響を受けるが、本実施例では、トランジスタＱ１０のソースフォロア動作により、出力インピーダンスを低減することができる。
なお、第４実施例、第５実施例では、図７あるいは図８に示した第２の制御電位設定手段２を第１実施例に適用した例を示しているが、第２実施例、第３実施例に適用するようにしてもよい。第２実施例、第３実施例に適用すれば、第１の制御電位設定手段１ａを流れる貫通電流Ｉ２も零化できるので、より低消費電力化できることは言うまでもない。
また、第４実施例、第５実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図７、図８のＰチャネルＭＯＳトランジスタＱ５をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ１０をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
［第６実施例］
次に、本発明の第６実施例について説明する。図９は、本発明の第６実施例の波形整形回路の原理を示すブロック図であり、図２と同一の構成には同一の符号を付してある。第１の制御電位設定手段１、第２の制御電位設定手段２、出力手段３およびリセット手段４は、第１実施例と同じである。本実施例が第１実施例と異なる点は、第２の制御電位設定手段２の第２の制御電位Ｎ３を出力信号ＯＵＴの電位に応じて補償する第３の制御電位設定手段５を有することである。
第３の制御電位設定手段５を用いることにより、出力信号ＯＵＴの電位を第３の制御電位設定手段５を介して第２の制御電位設定手段２にフィードバックすることができ、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴの変化を急峻にすることができる。
図１０に本実施例の実現例を示す。第３の制御電位設定手段５は、ゲート端子が波形整形回路の出力端子と接続され、ドレイン端子に電源電位ＶＤＤが与えられ、ソース端子が第２の制御電位設定手段２の入力端子または出力端子と接続された第７のトランジスタであるＮチャネルＭＯＳトランジスタＱ１１からなる。
次に、図１０の波形整形回路を動作を説明する。図１１Ａは波形整形回路の動作を示す電圧波形図である。入力信号ＩＮが論理閾値Ｖｔｈを超えるまでの動作は第１実施例と同じである。第１実施例で説明したとおり、入力信号ＩＮが論理閾値Ｖｔｈを超えると、トランジスタＱ５が導通状態となって、出力信号ＯＵＴがＬｏｗからＨｉｇｈに変化するので、トランジスタＱ１１が導通状態となる。
これにより、入力信号ＩＮが電源電位ＶＤＤに向かって急峻に上昇するので、これと同電位の第２の制御電位Ｎ３も急峻に上昇して、その結果、図１１Ａに示すように出力信号ＯＵＴが急峻に上昇する。電源電位ＶＤＤよりもトランジスタＱ１１の閾値電圧ＶＴ１１の分だけ低いレベルまで入力信号ＩＮが上昇すると、トランジスタＱ１１が遮断状態になるので、入力信号ＩＮの電位は入力信号自身の本来の変化に応じて緩やかに上昇する。
図１１Ｂは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第１実施例と同様に、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
以上のように、本実施例によれば、第３の制御電位設定手段５を設けることにより、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴのレベルを補償することができる。
［第７実施例］
次に、本発明の第７実施例について説明する。図１２は、本発明の第７実施例の波形整形回路の構成を示すブロック図であり、図１０と同一の構成には同一の符号を付してある。第６実施例では、第２の制御電位設定手段２の構成として図７に示した第４実施例の構成を用いたが、本実施例は、第２の制御電位設定手段２の構成として図８に示した第５実施例の構成を用いたものである。
こうして、本実施例においても、第６実施例と同様の効果を得ることができる。なお、第６実施例で説明したとおり、トランジスタＱ１１のソース端子は第２の制御電位設定手段２の入力端子（トランジスタＱ１０のゲート端子）または出力端子（トランジスタＱ５，Ｑ１０のソース端子）と接続されるものなので、トランジスタＱ１１のソース端子をトランジスタＱ５，Ｑ１０のソース端子と接続するようにしてもよい。
［第８実施例］
次に、本発明の第８実施例について説明する。図１３は、本発明の第８実施例の波形整形回路の原理を示すブロック図であり、図２と同一の構成には同一の符号を付してある。第１の制御電位設定手段１、第２の制御電位設定手段２、出力手段３およびリセット手段４は、第１実施例と同じである。本実施例が第１実施例と異なる点は、第２の制御電位設定手段２の第２の制御電位Ｎ３を第１の制御電位Ｎ２に応じて補償する第３の制御電位設定手段５ａを有することである。
第３の制御電位設定手段５ａを用いることにより、第１の制御電位Ｎ２を第３の制御電位設定手段５ａを介して第２の制御電位設定手段２にフィードバックすることができ、第６実施例と同様に、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴの変化を急峻にすることができる。
図１４に本実施例の実現例を示す。第３の制御電位設定手段５ａは、ゲート端子に第１の制御電位Ｎ２が入力され、ソース端子に電源電位ＶＤＤが与えられ、ドレイン端子が第２の制御電位設定手段２の入力端子または出力端子と接続された第８のトランジスタであるＰチャネルＭＯＳトランジスタＱ１２からなる。
次に、図１４の波形整形回路を動作を説明する。図１５Ａは波形整形回路の動作を示す電圧波形図である。入力信号ＩＮが論理閾値Ｖｔｈを超えるまでの動作は第１実施例と同じである。第１実施例で説明したとおり、入力信号ＩＮの上昇に応じて第１の制御電位Ｎ２は徐々に低下し、入力信号ＩＮが論理閾値Ｖｔｈを超え、第１の制御電位Ｎ２と第２の制御電位Ｎ３の大小関係が逆転すると、トランジスタＱ１２が導通状態となる。
これにより、入力信号ＩＮが電源電位ＶＤＤに向かって急峻に上昇するので、これと同電位の第２の制御電位Ｎ３も急峻に上昇して、その結果、図１５Ａに示すように出力信号ＯＵＴが急峻に上昇する。なお、第６実施例、第７実施例では、入力信号ＩＮが論理閾値Ｖｔｈを超えてトランジスタＱ１１がいったん導通状態になった後、再び遮断状態に戻るため、電源電位ＶＤＤに向かう途中で出力信号ＯＵＴの変化が緩やかものとなるが、本実施例では、入力信号ＩＮが論理閾値Ｖｔｈを超えている場合、トランジスタＱ１２が遮断状態に戻ることはないので、第６実施例、第７実施例に比べて出力信号ＯＵＴの変化をより急峻にすることができる。
図１５Ｂは本実施例の波形整形回路の貫通電流波形図である。本実施例においても、第１実施例と同様に、電源電位ＶＤＤから出力手段３のトランジスタＱ６を経由して流れる貫通電流Ｉ１を零化することができる。
以上のように、本実施例によれば、第３の制御電位設定手段５ａを設けることにより、入力信号ＩＮが論理閾値Ｖｔｈを超えたときの出力信号ＯＵＴのレベルを補償することができる。
［第９実施例］
次に、本発明の第９実施例について説明する。図１６は、本発明の第９実施例の波形整形回路の構成を示すブロック図であり、図１４と同一の構成には同一の符号を付してある。第８実施例では、第２の制御電位設定手段２の構成として図７に示した第４実施例の構成を用いたが、本実施例は、第２の制御電位設定手段２の構成として図８に示した第５実施例の構成を用いたものである。こうして、本実施例においても、第８実施例と同様の効果を得ることができる。
なお、第８実施例で説明したとおり、トランジスタＱ１２のドレイン端子は第２の制御電位設定手段２の入力端子または出力端子と接続されるものなので、トランジスタＱ１２のドレイン端子をトランジスタＱ５，Ｑ１０のソース端子と接続するようにしてもよい。
また、第６実施例〜第９実施例では、図１０、図１２に示した第３の制御電位設定手段５あるいは図１４、図１６に示した第３の制御電位設定手段５ａを第１実施例に適用した例を示しているが、第２実施例、第３実施例に適用するようにしてもよい。
また、第６実施例〜第９実施例では説明を簡単にするため、入力信号ＩＮがＬｏｗからＨｉｇｈに変化する場合を考慮した回路構成を示している。入力信号ＩＮがＨｉｇｈからＬｏｗに変化する場合は、図１０、図１２、図１４、図１６のＰチャネルＭＯＳトランジスタＱ５，Ｑ１２をＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタＱ６，Ｑ１０，Ｑ１１をＰチャネルＭＯＳトランジスタにして、第１の電源電位を電源電位ＶＤＤ、第２の電源電位をグランド電位ＧＮＤとし、波形整形回路の動作前はリセット信号ＲＳＥＴをＬｏｗ、動作中はＨｉｇｈにすればよい。
また、第１実施例〜第９実施例では、入力信号ＩＮと同じ極性の出力信号ＯＵＴを出力する場合について説明しているが、出力手段３の後ろにインバータゲートを１個追加すれば、入力信号ＩＮの反転信号を出力する波形整形回路となることは言うまでもない。
また、第１実施例〜第９実施例において、リセット手段４は、図示しない制御手段によって制御される。この制御手段は、図示しないゲート回路等から波形整形回路に入力信号ＩＮが入力されるタイミングに応じてリセット手段４を制御し、前述の条件でリセット信号ＲＳＥＴを出力させる。また、制御手段は、入力信号ＩＮのレベルを観測して（あるいは入力信号ＩＮに加えて第１の制御電位Ｎ２と第２の制御電位Ｎ３のレベルを観測して）、リセット手段４を制御し、前述の条件でリセット信号ＲＳＥＴを出力させるようにしてもよい。
以上のように、本発明の波形整形回路は、消費電力の低減が必要な装置にとって有用であり、例えば電池駆動の携帯端末装置への搭載に適している。
Claims (32)
- 第１の電源電位と第２の電源電位との間で変化する入力信号を論理閾値に基づきレベル弁別して波形整形する波形整形回路において、
第１の制御電位を生成する第１の制御電位設定手段と、
前記入力信号の変化に応じて前記入力信号と同方向に変化する第２の制御電位を生成する第２の制御電位設定手段と、
ゲート端子に前記第１の制御電位が与えられソース端子に前記第２の制御電位が与えられる第１の導電性の第１のトランジスタと、ソース端子に前記第１の電源電位が与えられドレイン端子に前記第１のトランジスタのドレイン端子が接続された第２の導電性の第２のトランジスタとからなり、前記第１および第２のトランジスタのドレイン端子の電位を出力信号として出力する出力手段と、
前記第２のトランジスタのゲート端子にこの第２のトランジスタをオフにするリセット信号を与えるリセット手段とを備え、
前記第１の制御電位設定手段は、前記入力信号が前記論理閾値の近傍に達したときに前記第２の制御電位との大小関係が逆転する前記第１の制御電位を生成し、
前記出力手段は、前記第１の制御電位と前記第２の制御電位と前記リセット信号に基づいて所定の電位の出力信号を生成することを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記第１の制御電位設定手段は、
ソース端子に前記第２の電源電位が与えられ、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第１の導電性の第３のトランジスタと、
ゲート端子に前記入力信号が入力され、ドレイン端子が第１の制御電位設定手段の出力として前記第１のトランジスタのゲート端子と接続される第２の導電性の第４のトランジスタと、
ゲート端子に前記リセット信号が入力され、ソース端子に前記第１の電源電位が与えられ、ドレイン端子が前記第４のトランジスタのソース端子と接続される第２の導電性の第５のトランジスタと、
入力端子に前記リセット信号が入力され、出力端子が前記第３のトランジスタのゲート端子と接続されたインバータゲートと、
第１の端子が前記第４のトランジスタのソース端子および前記第５のトランジスタのドレイン端子と接続され、第２の端子に第３の電源電位が与えられる第１の容量素子とからなり、
前記リセット手段は、波形整形回路の動作前は前記第３のトランジスタおよび前記第５のトランジスタをオンにする前記リセット信号を出力し、波形整形回路の動作中は前記第３のトランジスタおよび前記第５のトランジスタをオフにする前記リセット信号を出力することを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第１の制御電位設定手段は、さらに、第１の端子が前記第３のトランジスタおよび前記第４のトランジスタのドレイン端子と接続され、第２の端子に前記第４の電源電位が与えられる第２の容量素子を有することを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになり、かつ前記第４のトランジスタがオンする前に前記第３のトランジスタおよび第５のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記リセット手段は、前記第１のトランジスタがオンする前に前記第２のトランジスタがオフになり、かつ前記第４のトランジスタがオンする前に前記第３のトランジスタおよび第５のトランジスタがオフになるように前記リセット信号を出力することを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記第２の制御電位設定手段は、前記第２の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第２の制御電位設定手段は、波形整形回路の入力端子と前記第１のトランジスタのソース端子とを短絡する信号線からなり、前記第２の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記第２の制御電位設定手段は、波形整形回路の入力端子と前記第１のトランジスタのソース端子とを短絡する信号線からなり、前記第２の制御電位を前記入力信号と同電位にすることを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記第２の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１のトランジスタのソース端子と接続された第２の導電性の第６のトランジスタからなり、この第６のトランジスタのソース端子の電位を前記第２の制御電位として出力することを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第２の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１のトランジスタのソース端子と接続された第２の導電性の第６のトランジスタからなり、この第６のトランジスタのソース端子の電位を前記第２の制御電位として出力することを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記第２の制御電位設定手段は、ゲート端子に前記入力信号が与えられ、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１のトランジスタのソース端子と接続された第２の導電性の第６のトランジスタからなり、この第６のトランジスタのソース端子の電位を前記第２の制御電位として出力することを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記出力信号の電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第１３項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第２の導電性の第７のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記出力信号の電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第１５項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第２の導電性の第７のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記出力信号の電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第１７項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記出力信号が入力され、ドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第２の導電性の第７のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記第１の制御電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第１９項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記第１の制御電位が入力され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第１の導電性の第８のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記第１の制御電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第２１項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記第１の制御電位が入力され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第１の導電性の第８のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記入力信号が前記論理閾値を超えたときの前記第２の制御電位を、前記第１の制御電位に応じて補償する第３の制御電位設定手段を備えることを特徴とする波形整形回路。 - 請求の範囲第２３項記載の波形整形回路において、
前記第３の制御電位設定手段は、ゲート端子に前記第１の制御電位が入力され、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第２の制御電位設定手段の入力端子または出力端子と接続された第１の導電性の第８のトランジスタからなることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第１の容量素子をＭＯＳ容量で構成することを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記第１の容量素子と前記第２の容量素子とをＭＯＳ容量で構成することを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記第１の導電性をＰチャネル型とし、前記第２の導電性をＮチャネル型とし、前記第１の電源電位をグランド電位とし、前記第２の電源電位を前記第１の電源電位より高い電位とすることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第１の導電性をＰチャネル型とし、前記第２の導電性をＮチャネル型とし、前記第１の電源電位をグランド電位とし、前記第２の電源電位を前記第１の電源電位より高い電位とすることを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記第１の導電性をＰチャネル型とし、前記第２の導電性をＮチャネル型とし、前記第１の電源電位をグランド電位とし、前記第２の電源電位を前記第１の電源電位より高い電位とすることを特徴とする波形整形回路。 - 請求の範囲第１項記載の波形整形回路において、
前記第１の導電性をＮチャネル型とし、前記第２の導電性をＰチャネル型とし、前記第１の電源電位をグランド電位より高い電位とし、前記第２の電源電位をグランド電位とすることを特徴とする波形整形回路。 - 請求の範囲第２項記載の波形整形回路において、
前記第１の導電性をＮチャネル型とし、前記第２の導電性をＰチャネル型とし、前記第１の電源電位をグランド電位より高い電位とし、前記第２の電源電位をグランド電位とすることを特徴とする波形整形回路。 - 請求の範囲第３項記載の波形整形回路において、
前記第１の導電性をＮチャネル型とし、前記第２の導電性をＰチャネル型とし、前記第１の電源電位をグランド電位より高い電位とし、前記第２の電源電位をグランド電位とすることを特徴とする波形整形回路。
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