JPS5985527A - タイミング発生回路 - Google Patents
タイミング発生回路Info
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- JPS5985527A JPS5985527A JP57195491A JP19549182A JPS5985527A JP S5985527 A JPS5985527 A JP S5985527A JP 57195491 A JP57195491 A JP 57195491A JP 19549182 A JP19549182 A JP 19549182A JP S5985527 A JPS5985527 A JP S5985527A
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- JP
- Japan
- Prior art keywords
- timing
- digit
- output
- signal
- rom3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はタイミング発生回路、特に、メモリをはじめ各
種情報処理装置に使用されるタイミング発生回路に関す
る。
種情報処理装置に使用されるタイミング発生回路に関す
る。
一般に、ハードウェアとソフトウェアとを問わず資源の
汎用化が産業上有益なことは明らかであるが、近年の集
積回路技術の進展、装置の高性能化および仕様の多様化
に伴いタイミング発生回路の汎用化は重要な技術的探題
になってきた。
汎用化が産業上有益なことは明らかであるが、近年の集
積回路技術の進展、装置の高性能化および仕様の多様化
に伴いタイミング発生回路の汎用化は重要な技術的探題
になってきた。
すなわち、多相タイミング信号を必要とする情報処理装
置においても、タイミング発生回路の高集積化により、
同−機種内または同−仕様下での使用個数は減少してく
るため、異機種間または異なる仕様下での共通的使用が
必須になってくる。
置においても、タイミング発生回路の高集積化により、
同−機種内または同−仕様下での使用個数は減少してく
るため、異機種間または異なる仕様下での共通的使用が
必須になってくる。
この場合に、機種の相違によるインタフェースやクロッ
ク速度の相違とタイミング信号供給先回路の仕様の相違
、さらには回路動作の高速化傾向により、共通的使用に
おけるタイミング信号の変更もしくは調整手段が、従来
に倍増して困難となる傾向にある。
ク速度の相違とタイミング信号供給先回路の仕様の相違
、さらには回路動作の高速化傾向により、共通的使用に
おけるタイミング信号の変更もしくは調整手段が、従来
に倍増して困難となる傾向にある。
従来のこの種のタイミング発生回路は、起動信号を入力
として外部から与えられるクロ・ツクをカウントして出
力信号を発生するカウンタと、該カウンタの出力を入力
として論理演算を行なう論理回路と、前記カウンタある
いは前記論理回路の出力が前記クロックに同期したパル
スによりセットされるフリップフロップ０とで構成され
、前記論理回路や前記フリップフロップの出力としてタ
イミング信号を得ている。
として外部から与えられるクロ・ツクをカウントして出
力信号を発生するカウンタと、該カウンタの出力を入力
として論理演算を行なう論理回路と、前記カウンタある
いは前記論理回路の出力が前記クロックに同期したパル
スによりセットされるフリップフロップ０とで構成され
、前記論理回路や前記フリップフロップの出力としてタ
イミング信号を得ている。
このような従来構成においては、カウンタや論理回路と
フリップフロップとの間は印刷配線等の導体により接続
しているため、タイミング信号の設定の変更が困難であ
り、汎用性に欠ける欠点があった。
フリップフロップとの間は印刷配線等の導体により接続
しているため、タイミング信号の設定の変更が困難であ
り、汎用性に欠ける欠点があった。
本発明の目的は汎用性のあるタイミング発生回路を提供
することにある。
することにある。
本発明の回路は外部から供給される起動信号によりセッ
トされる保持手段と、該保持手段がセット状態の間にク
ロックを計数する計数手段と、６各が複数桁からなる複
数番地を有しかつ前記計数手段における計数値に基づい
て定まる番地から前記桁の内容が読み出される記憶手段
と、該各桁の内容と前記クロックに同期したパルスとに
基づいて前記記憶手段における桁位置ごとにタイミング
パルスを生成するタイミング生成手段とを設けたこと特
徴とする。
トされる保持手段と、該保持手段がセット状態の間にク
ロックを計数する計数手段と、６各が複数桁からなる複
数番地を有しかつ前記計数手段における計数値に基づい
て定まる番地から前記桁の内容が読み出される記憶手段
と、該各桁の内容と前記クロックに同期したパルスとに
基づいて前記記憶手段における桁位置ごとにタイミング
パルスを生成するタイミング生成手段とを設けたこと特
徴とする。
次に本発明について図面を参照して詳細に説明する。
本発明の第１の実施例をブロック図で示す第１図におい
て１本実施例は２個のフリップフロップ１および５と、
２ビツトのカウンタ２と、読出し専用メモリ（ＲＯＭ）
３と、フリップフロップ群４と、２個の論理積回路６お
よび７とから構成される装置 を生成するタイミング発生回路である。ＲＯＭ３は８（
番地）×７（桁／＝ｉ地）構成になっている。
て１本実施例は２個のフリップフロップ１および５と、
２ビツトのカウンタ２と、読出し専用メモリ（ＲＯＭ）
３と、フリップフロップ群４と、２個の論理積回路６お
よび７とから構成される装置 を生成するタイミング発生回路である。ＲＯＭ３は８（
番地）×７（桁／＝ｉ地）構成になっている。
外部から与えられる起動信号ＳＴＡがフリツブフロツブ
１を′１″にセットし、この結果により論理積回路７は
クロックＣＬＫを受入れてカウンタ２に供給するように
なる。カウンタ２はフリツブフロップ１が“１″のセッ
ト状態にある間はクロックＣＬＫを計数し．計数値をＲ
ＯＭ３に常時出力する。
１を′１″にセットし、この結果により論理積回路７は
クロックＣＬＫを受入れてカウンタ２に供給するように
なる。カウンタ２はフリツブフロップ１が“１″のセッ
ト状態にある間はクロックＣＬＫを計数し．計数値をＲ
ＯＭ３に常時出力する。
一方、記憶装置に対して外部から与えられる動作指定信
号ＲＷＣが、論理積回路６に対しても供給され，前記起
動信号８ＴＡとの論理積がとられる。フリップフロップ
５はこの論理積結果に応答して、′Ｏ＃または′１”に
セットされ、フリップフロップ５の出力はカウンタ２の
計数値とともにＲＯＭ３に対するアクセスアドレスビッ
トを形成（フリップフロップ５の出力が最上位ビット）
する。
号ＲＷＣが、論理積回路６に対しても供給され，前記起
動信号８ＴＡとの論理積がとられる。フリップフロップ
５はこの論理積結果に応答して、′Ｏ＃または′１”に
セットされ、フリップフロップ５の出力はカウンタ２の
計数値とともにＲＯＭ３に対するアクセスアドレスビッ
トを形成（フリップフロップ５の出力が最上位ビット）
する。
フリップフロツブ１の出力はまた、チップイネーブル信
号ＣＥＮとして使用されるようにＲＯＭ３に供給されて
いるため、フリップフロップ１が１状態にセットされて
いる間は、ＲＯＭ３がタロツクＣＬＫに同期して、順次
番地を繰上げながらアクセスされ，ＲＯＭ出力出力００
が読み出されてくる。
号ＣＥＮとして使用されるようにＲＯＭ３に供給されて
いるため、フリップフロップ１が１状態にセットされて
いる間は、ＲＯＭ３がタロツクＣＬＫに同期して、順次
番地を繰上げながらアクセスされ，ＲＯＭ出力出力００
が読み出されてくる。
このＲ，ＯＭ出力ＢＯＯのうちの桁内容ＢＩＴＯ〜ＢＩ
Ｔ５は，クロックＣＬＫに同期しかつ位相のズレた３個
の遅延クロック（外部から供給される）ＤＣＯ，ＤＣＩ
およびＤＣ２とともに、フリツブフロップ群４において
記憶装置に供給されるべきタイミングパルスを各桁ごと
に生成する。
Ｔ５は，クロックＣＬＫに同期しかつ位相のズレた３個
の遅延クロック（外部から供給される）ＤＣＯ，ＤＣＩ
およびＤＣ２とともに、フリツブフロップ群４において
記憶装置に供給されるべきタイミングパルスを各桁ごと
に生成する。
これらのタイミングパルス信号は、記憶装置を構成する
メモＩＪ Ｉ Ｃの同じ端子に時分割供給される第１ア
ドレス信号と第２アドレス信号を切り替えるためのアド
レス切替え信号ＡＤＲ，第１アドレス信号をストローブ
するためのロウアドレスストローブ信号ＲＡＳ、 第
２アドレス信号をストローブするためのコラムアドレス
ストローブ信号ｃＡＳ、メモリＩＣから読み出される読
出しデータをストローブするためのリードデータストロ
ーブ信号ＲＤＳ、 記憶装置に供給される書込みデー
タをセットするためのライトデータストローブ信号ＷＤ
ＳおよびメモリＩＣへの書込みデータを有効化するため
のライトイネーブル信号ＷＩＮ等である。
メモＩＪ Ｉ Ｃの同じ端子に時分割供給される第１ア
ドレス信号と第２アドレス信号を切り替えるためのアド
レス切替え信号ＡＤＲ，第１アドレス信号をストローブ
するためのロウアドレスストローブ信号ＲＡＳ、 第
２アドレス信号をストローブするためのコラムアドレス
ストローブ信号ｃＡＳ、メモリＩＣから読み出される読
出しデータをストローブするためのリードデータストロ
ーブ信号ＲＤＳ、 記憶装置に供給される書込みデー
タをセットするためのライトデータストローブ信号ＷＤ
ＳおよびメモリＩＣへの書込みデータを有効化するため
のライトイネーブル信号ＷＩＮ等である。
なお、ＲＯＭの出力ＲＯＯのうちの桁内容ＢＩＴ６はフ
リップフロップ１，５およびカウンタ２に対するリセッ
ト信号Ｒ８Ｔとして使用される。
リップフロップ１，５およびカウンタ２に対するリセッ
ト信号Ｒ８Ｔとして使用される。
第２図は第１図におけるフリップフロップ群４の詳細回
路図を示し、フリップフロップ群４は９個（７）Ｄ型フ
リップ７０７ブ１２．１３．１４．２０゜２１．２２，
２３．２４および２５から構成されている。桁内容ＢＩ
Ｔ２．ＢＩ’ｌ”３およびＢＩＴ ４ はそれぞれＤ
型フリップフロップ１２．１３および１４において、遅
延クロックＤＣ２により遅延させられたあとで、それぞ
れ（遅延ＲＯＭ出力ＲＯＤ）がＤ型フリップフロップ２
２．２３および２４に入力され、残りの桁内容ＢＩＴＯ
，ＢＩＴＩおよびＢＩＴ５はＤ型フリップフロップ２０
．２１および２５に直接入力される。
路図を示し、フリップフロップ群４は９個（７）Ｄ型フ
リップ７０７ブ１２．１３．１４．２０゜２１．２２，
２３．２４および２５から構成されている。桁内容ＢＩ
Ｔ２．ＢＩ’ｌ”３およびＢＩＴ ４ はそれぞれＤ
型フリップフロップ１２．１３および１４において、遅
延クロックＤＣ２により遅延させられたあとで、それぞ
れ（遅延ＲＯＭ出力ＲＯＤ）がＤ型フリップフロップ２
２．２３および２４に入力され、残りの桁内容ＢＩＴＯ
，ＢＩＴＩおよびＢＩＴ５はＤ型フリップフロップ２０
．２１および２５に直接入力される。
Ｄ型フリップフロップ２ｏは遅延クロックＤＣ１、Ｄ型
フリップフロップ２１および２５は遅延クロックＤＣ２
，そしてＤｉミツリップフロップ２．２３および２４は
遅延クロックＤＣＯにそれぞれ応答してそれぞれの入力
を出力し、タイミング信号を生成している。すなわち、
桁内容ＢＩＴｏ−ＢＩＴ５の二値情報をタイミングパル
ス波形の高低に対応させ、その出力のタイミングを遅延
クロックＤＣＯ，ＤＣＩおよびＤＣ２により定めること
により、波形生成操作を行なっている。
フリップフロップ２１および２５は遅延クロックＤＣ２
，そしてＤｉミツリップフロップ２．２３および２４は
遅延クロックＤＣＯにそれぞれ応答してそれぞれの入力
を出力し、タイミング信号を生成している。すなわち、
桁内容ＢＩＴｏ−ＢＩＴ５の二値情報をタイミングパル
ス波形の高低に対応させ、その出力のタイミングを遅延
クロックＤＣＯ，ＤＣＩおよびＤＣ２により定めること
により、波形生成操作を行なっている。
第３図は第１図におけるＲＯＭ ａに予め書き込まれて
いるデータを示し、第４図はＲＯＭ ３が第３図に示す
ようなデータを格納しているときの波形図を示す。ＲＯ
Ｍ３出力が１ である間、ＲＯＯまたはＲＯＤ出力が各
クロックによりセットされて、各タイミング信号が出力
され、第４図に示すタイミング出力が得られる。動作指
定信号ＲＷＣが読出し動作または書込み動作を指定して
いると、第４図においてそれぞれライトストローブ信号
ＷＤＳとライトイネーブル信号ＷＥＮまたはリードスｌ
−ローブ信号ＲＤ８は出力されない。
いるデータを示し、第４図はＲＯＭ ３が第３図に示す
ようなデータを格納しているときの波形図を示す。ＲＯ
Ｍ３出力が１ である間、ＲＯＯまたはＲＯＤ出力が各
クロックによりセットされて、各タイミング信号が出力
され、第４図に示すタイミング出力が得られる。動作指
定信号ＲＷＣが読出し動作または書込み動作を指定して
いると、第４図においてそれぞれライトストローブ信号
ＷＤＳとライトイネーブル信号ＷＥＮまたはリードスｌ
−ローブ信号ＲＤ８は出力されない。
第５図は第１図に示した第１の実施例において、フリッ
プフロップ群４のみの構成を変更した第２の実施例にお
けるフリップフロップ群４の詳細回路図を示し、この場
合のフリップフロップ群４は３個のＤ型フリップフロッ
プ３２．３３および３４と、６個のＪＫフリップフロッ
プ４０〜４５とから構成されていて、ＲＯＭ３出力が°
゛１＃となると、ＲＯＯ出力またはＲＯＤ出力により、
各タイミング信号が反転する。
プフロップ群４のみの構成を変更した第２の実施例にお
けるフリップフロップ群４の詳細回路図を示し、この場
合のフリップフロップ群４は３個のＤ型フリップフロッ
プ３２．３３および３４と、６個のＪＫフリップフロッ
プ４０〜４５とから構成されていて、ＲＯＭ３出力が°
゛１＃となると、ＲＯＯ出力またはＲＯＤ出力により、
各タイミング信号が反転する。
第６図は第５図に示した第２の実施例により、第４図に
示したのと同じタイミング信号を生成するために、ＲＯ
Ｍ３に予め書き込むべきデータを示す。
示したのと同じタイミング信号を生成するために、ＲＯ
Ｍ３に予め書き込むべきデータを示す。
第１の実施例および第２の実施例の効果は、記憶装置に
対する動作指定信号Ｒ’ＷＣをＲＯＭ３に対するアクセ
スアドレスビットの一部としているため、同一ハードウ
ェアにおいて異なるタイミング信号を得ることができる
ことである。
対する動作指定信号Ｒ’ＷＣをＲＯＭ３に対するアクセ
スアドレスビットの一部としているため、同一ハードウ
ェアにおいて異なるタイミング信号を得ることができる
ことである。
第７図は第１図に示した第１の実施例において、フリッ
プフロップ群４のみの回路構成を変更しかつ該変更した
フリップフロップ群４と、第１図におけるフリップフロ
ップ１および５と、カウンタ２と、論理積回路６および
７とを同一基板の集積回路に含ませるようにした第３の
実施例におけるフリップフロップ群４の詳細回路図を示
す。この場合のフリップフロップ群４は１２個のＤ型フ
リップフロップ５０〜５５および７０〜７５と、６個の
選択回路６０〜６５とで構成されている。
プフロップ群４のみの回路構成を変更しかつ該変更した
フリップフロップ群４と、第１図におけるフリップフロ
ップ１および５と、カウンタ２と、論理積回路６および
７とを同一基板の集積回路に含ませるようにした第３の
実施例におけるフリップフロップ群４の詳細回路図を示
す。この場合のフリップフロップ群４は１２個のＤ型フ
リップフロップ５０〜５５および７０〜７５と、６個の
選択回路６０〜６５とで構成されている。
Ｄ型フリップフロップ５０〜５５はそれぞれ桁内容ＢＩ
ＴＯ−ＢＩＴ５を遅延クロックＤＣ２に同期して遅延さ
せ、選択回路６０〜６５はそれぞれ桁内容ＢＩＴ Ｏ〜
ＢＩＴ ５かＤ型フリップフロップ５０〜５５の出力か
を外部から供給される二値情報により選択する。Ｄ型フ
リップフロップ７０は遅延クロックＤＣＩ、Ｄ型フリッ
プフロップ７１および７５は遅延クロックＤＣ２および
Ｄ型フリップフロップ７２．７３および７４は遅延クロ
ックＤＣＯにそれぞれ応答してそれぞれの入力（選択回
路７０〜７５の出力）を出力し、タイミング信号を発生
している。
ＴＯ−ＢＩＴ５を遅延クロックＤＣ２に同期して遅延さ
せ、選択回路６０〜６５はそれぞれ桁内容ＢＩＴ Ｏ〜
ＢＩＴ ５かＤ型フリップフロップ５０〜５５の出力か
を外部から供給される二値情報により選択する。Ｄ型フ
リップフロップ７０は遅延クロックＤＣＩ、Ｄ型フリッ
プフロップ７１および７５は遅延クロックＤＣ２および
Ｄ型フリップフロップ７２．７３および７４は遅延クロ
ックＤＣＯにそれぞれ応答してそれぞれの入力（選択回
路７０〜７５の出力）を出力し、タイミング信号を発生
している。
第８図は第７図に示した第３の実施例において、Ｄ型フ
リップフロップ７０〜７５のみをＪＫフリップフロップ
１００〜１０５に変更し、その他は第３の実施例と同様
な構成にした第４の実施例におけるフリップフロップ群
４の詳細回路図を示す。
リップフロップ７０〜７５のみをＪＫフリップフロップ
１００〜１０５に変更し、その他は第３の実施例と同様
な構成にした第４の実施例におけるフリップフロップ群
４の詳細回路図を示す。
第３の実施例および第４の実施例の第１の効果は、前述
の第１の実施例および第２の実施例の効果と同様である
。
の第１の実施例および第２の実施例の効果と同様である
。
第３の実施例および第４の実施例の第２の効果は、すべ
ての桁ごとにＲＯＭ出力ＲＯＯを遅延させる回路と選択
回路とを設けることにより、外部端子によりタイミング
信号生成用パルスの選択幅を拡げることができるように
なるため、タイミング信号発生用回路が集積化されても
汎用性を失わないことである。
ての桁ごとにＲＯＭ出力ＲＯＯを遅延させる回路と選択
回路とを設けることにより、外部端子によりタイミング
信号生成用パルスの選択幅を拡げることができるように
なるため、タイミング信号発生用回路が集積化されても
汎用性を失わないことである。
本発明の効果は、以上のような構成の採用により、記憶
手段に予め書き込んでおくべきデータを変更するととも
に、遅延クロックを調整し直すことにより、発生するタ
イミング信号を広範囲に変更することができるようにな
るため、タイミング信号の設定変更が容易で汎用性のあ
るタイミング発生回路を提供することができることであ
る。
手段に予め書き込んでおくべきデータを変更するととも
に、遅延クロックを調整し直すことにより、発生するタ
イミング信号を広範囲に変更することができるようにな
るため、タイミング信号の設定変更が容易で汎用性のあ
るタイミング発生回路を提供することができることであ
る。
第１図と第２図とは第１の実施例、第３図と第４図とは
第１の実施例の動作を説明するための図、第５図は第２
の実施例、第６図は第２の実施例の動作を説明するため
の図、第７図は第３の実施例および第８図は第４の実施
例をそれぞれ示す。 １．５・・・・・クリップフロップ、２・・・・・・カ
ウンタ、３・・・・・・読出し専用メモリ（ＲＯＭ）、
４・・・・・・フリップフロップ群、６，７・・・・°
°論・埋積回路、１２，１３゜１４．２０〜２５．３２
．３３．３４．５０〜５５．７０〜７５．８０〜８５・
・・・・・Ｄ型フリップフロップ、４０〜４５，１００
〜１０５・・・・・・ＪＫフリップフロップ。 ６０〜６５．９０〜９５・・川・選択回路、ＣＬＫ・・
・曲クロック、ＤＣＯ，ＤＣＩ、ＤＣ２・・・・・・遅
延クロック、ＲＷＣ・・・・・・動作指定信号、ＳＴＡ
・・・・・・起動信号、ＣＥＮ・・・・・・チップイネ
ーブル信号、ＲＡＴ・・曲リセット信号、ＲＯＯ・・・
・・・ＲＯＭ出力、ＲＯＤ・・曲遅延ＲＯＭ出力、ＢＩ
ＴＯ−ＢＩＴ６・・・・・・桁内容、ＲＡＳ・・・・・
・ロウアドレスストロ−１６号、ＡＤＨ・・・・・・ア
ドレス切替信号、ＣＡＳ・・曲コラムアドレスストロー
ブ信号、ＲＤＳ・・・・・・リードストローブ信号、Ｗ
ＤＳ・・・・・・ライトストローブ信号、ＷＢＮ・・・
半に回 隼７回 築〃圀
第１の実施例の動作を説明するための図、第５図は第２
の実施例、第６図は第２の実施例の動作を説明するため
の図、第７図は第３の実施例および第８図は第４の実施
例をそれぞれ示す。 １．５・・・・・クリップフロップ、２・・・・・・カ
ウンタ、３・・・・・・読出し専用メモリ（ＲＯＭ）、
４・・・・・・フリップフロップ群、６，７・・・・°
°論・埋積回路、１２，１３゜１４．２０〜２５．３２
．３３．３４．５０〜５５．７０〜７５．８０〜８５・
・・・・・Ｄ型フリップフロップ、４０〜４５，１００
〜１０５・・・・・・ＪＫフリップフロップ。 ６０〜６５．９０〜９５・・川・選択回路、ＣＬＫ・・
・曲クロック、ＤＣＯ，ＤＣＩ、ＤＣ２・・・・・・遅
延クロック、ＲＷＣ・・・・・・動作指定信号、ＳＴＡ
・・・・・・起動信号、ＣＥＮ・・・・・・チップイネ
ーブル信号、ＲＡＴ・・曲リセット信号、ＲＯＯ・・・
・・・ＲＯＭ出力、ＲＯＤ・・曲遅延ＲＯＭ出力、ＢＩ
ＴＯ−ＢＩＴ６・・・・・・桁内容、ＲＡＳ・・・・・
・ロウアドレスストロ−１６号、ＡＤＨ・・・・・・ア
ドレス切替信号、ＣＡＳ・・曲コラムアドレスストロー
ブ信号、ＲＤＳ・・・・・・リードストローブ信号、Ｗ
ＤＳ・・・・・・ライトストローブ信号、ＷＢＮ・・・
半に回 隼７回 築〃圀
Claims (2)
- （１）外部から供給される起動信号によりセットされる
保持手段と、 該保持手段がセット状態の間にクロックを計数する計数
手段と、 各々が複数桁からなる複数番地を有しかつ前記計数手段
における計数値に基づいて定まる番地から前記桁の内容
が読み出される記憶手段と、該各桁の内容と前記クロッ
クに同期したパルスとに基づいて前記記憶手段における
桁位置ごとにタイミングパルスを生成するタイミング生
成手段 とを設けたこと特徴とするタイミング発生回路。 - （２）前記記憶手段は前記計数手段における計数値と外
部から供給される動作指定信号とにより定まる番地から
前記桁の内容が読み出されるようにしたことを特徴とす
る特許請求の範囲第（１）項記載のタイミング発生回路
。 ：３）前記保持手段と前記計数テ段と前記波形生成手段
とを同一基板の集積回路に含むようにしたことを特徴と
する特許請求の範囲第（１）項および第（２）項記載の
タイミング発生回路。 ：４）前記タイミング生成手段を、前記各桁の内容を遅
延させる前記各桁ごとの遅延回路と、外部から供給され
る信号により前記各桁の内容または該各桁の内容に対応
する前記遅延回路の出力を選択出力する選択回路と、前
記クロックに同期したパルスに応答して前記選択回路の
出力を前記タイミングパルスとして出力するフリップフ
ロップとで構成したことを特徴とする特許請求の範囲第
（３）項記載のタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195491A JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195491A JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985527A true JPS5985527A (ja) | 1984-05-17 |
| JPH0474736B2 JPH0474736B2 (ja) | 1992-11-27 |
Family
ID=16341966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195491A Granted JPS5985527A (ja) | 1982-11-08 | 1982-11-08 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0168232A2 (en) * | 1984-07-09 | 1986-01-15 | Advanced Micro Devices, Inc. | Apparatus for generating digital timing waveforms |
| JPH01101589A (ja) * | 1987-10-14 | 1989-04-19 | Yamaha Corp | 電子楽器の制御信号発生装置 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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| JPS5390834A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Lsi logic circuit containig timing pulse switching circuit |
| JPS5668813A (en) * | 1979-11-09 | 1981-06-09 | Hitachi Ltd | Timing formation circuit |
| JPS5727321A (en) * | 1980-07-28 | 1982-02-13 | Namuko:Kk | Arbitrary waveform generating circuit |
| JPS57148231U (ja) * | 1981-03-12 | 1982-09-17 |
-
1982
- 1982-11-08 JP JP57195491A patent/JPS5985527A/ja active Granted
Patent Citations (5)
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| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474736B2 (ja) | 1992-11-27 |
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