JPH07200456A - Ｃｐｕの外部デバイスインターフェース - Google Patents

Abstract

(57)【要約】 【目的】 高速処理を行うことのできるＣＰＵの外部デ
バイスインターフェースをうる。 【構成】 出力デバイス７と入力デバイス８が同じメモ
リ空間上に配置されるように前記出力デバイスと前記入
力デバイスのそれぞれのチップセレクト入力端子ＣＳと
前記出力デバイスと前記入力デバイスが配置されたメモ
リ空間を指示する前記アドレスデコーダ２の出力端子Ｃ
Ｓ14を接続し、ＣＰＵ１のリードサイクル時に前記出力
デバイスと前記入力デバイスがデータを同時に入出力す
るために前記ＣＰＵから出力されるリード信号ＲＤを前
記出力デバイス７のアウトプットイネーブル入力端子Ｏ
Ｅと前記入力デバイス８のライトイネーブル入力端子Ｗ
Ｅに接続し、さらに前記外部デバイス５，６，７のデー
タ出力端子Ｄ₀〜Ｄ₇とＣＰＵ１のデータバス及び前記入
力デバイス８のデータ入力端子Ｄ₀〜Ｄ₇と前記ＣＰＵ１
から出力されるアドレス情報の一部を接続したことによ
り、ＣＰＵの１リードサイクル中に２つの外部デバイス
に対しデータの入出力を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵと外部デバイス
のデータ入出力制御を行うためのＣＰＵの外部デバイス
インターフェースに関するものである。

【０００２】

【従来の技術】近年、電子機器等の製品の制御手段とし
てＣＰＵを使用することが主流となっており、そのＣＰ
Ｕの制御する対象も多用性を増している。こうした中
で、より高速な制御、より多くのデータ処理が行われる
ことを望む市場の要請が顕著に現れている。

【０００３】以下に従来の一例であるＣＰＵの外部デバ
イスインターフェースの構成について図４ないし図６を
参照して説明する。図４は従来例のＣＰＵの外部デバイ
スインターフェースの構成を示すブロック図である。

【０００４】図４において、１はＣＰＵで、本例では20
ビットのアドレスバスを有しメモリとＩ／Ｏに対し８ビ
ット幅でデータの入出力を行うインテルの8088を用いて
いる。２はアドレスデコーダで、ＣＰＵ１から出力され
るアドレスＡ₁₆〜Ａ₁₉とメモリ空間もしくはＩ／Ｏ空間
の指示をするＭ／ＩＯ信号を入力としてＣＰＵ１の１Ｍ
バイトのメモリ空間を64Ｋバイト単位に選択する。３a
〜３cは８ビットのアドレスラッチ回路で、ＣＰＵ１か
ら出力されるアドレスラッチ信号ＡＬＥがアクティブに
なったときにＣＰＵ１から出力されるアドレス情報を保
持する。４は８ビットのデータトランシーバーで、ＣＰ
Ｕ１からデータの方向を指示するＤＴ／Ｒ信号とデータ
出力タイミングを指示するＤＥＮ信号を受け取ってＣＰ
Ｕ１と外部デバイスとのデータの送受信を行う。５は64
Ｋバイトの容量を持つＲＡＭ、６は64Ｋバイトの容量を
持つＲＯＭ、７はＣＰＵ１に８ビットのデータを出力す
る出力デバイス、８はＣＰＵ１から８ビットのデータを
受け取る入力デバイスである。

【０００５】図５はＣＰＵ１のメモリ空間マップを示
す。インテルのＣＰＵ8088は、リセット後ＦＦＦＦ０Ｈ
番地からプログラムの実行を行うので、64ＫバイトのＲ
ＯＭ空間は最上位のＦ００００ｈ〜ＦＦＦＦＦｈ番地に
配置する。また、インテルのＣＰＵ8088は、割り込み処
理の実行番地を０ｈ〜７Ｆｈに置くように設計されてい
るので、64ＫバイトのＲＡＭ空間は最下位の０ｈ〜ＦＦ
ＦＦｈ番地に配置する。出力デバイス７と入力デバイス
８は、ＲＯＭ６やＲＡＭ５のようなメモリではないの
で、通常Ｉ／Ｏ空間に配置されるが、本例では実施例と
比較するためにメモリ空間上に配置する。

【０００６】以上のように構成されたシステムにおい
て、以下ＣＰＵ１が出力デバイス７からデータ(55ｈ)を
受け取り、入力デバイス８にデータ(ＡＡｈ)を送出する
ときのＣＰＵ１の実行状態を、図６のプログラム(a)と
タイミングチャート(b)を参照しながら説明する。

【０００７】まず、プログラム(a)の１〜２行目で出力
デバイス７が割り当てられているメモリ空間アドレスＥ
００００ｈ〜ＥＦＦＦＦｈを指定するため、ＤＳ(デー
タセグメント)レジスタにＥ０００ｈをセットする。プ
ログラム(a)の３行目でＤＳレジスタとＳＩ(ソースイン
デックス)レジスタで指定したメモリ空間からデータ転
送を要求することにより、出力デバイス７からデータを
入力する。次に、プログラム(a)の４〜６行目で入力デ
バイス８が割り当てられているメモリ空間アドレスＤ０
０００ｈ〜ＤＦＦＦＦｈを指定するため、ＤＳレジスタ
にＤ０００ｈをセットし、さらに入力デバイス８に出力
するデータＡＡｈをＡＬ(アキュムレート)レジスタにセ
ットする。最後に、プログラム(a)の７行目でＤＳとＳ
Ｉレジスタで指定されたメモリ空間アドレスに対してデ
ータを送出することにより、入力デバイス８にデータ(5
5ｈ)を出力する。

【０００８】タイミングチャート(b)には、プログラム
(a)のアンダーラインで示す出力デバイス７からデータ
を入力する３行目のプログラムと、入力デバイス８にデ
ータを出力する７行目のプログラムを実行したときのＣ
ＰＵのタイミングチャートを示している。すなわちＣＰ
Ｕ＿ＣＬＫとはＣＰＵの基準クロックであり、インテル
のＣＰＵ8086の場合、メモリとレジスタ間の転送は、Ｔ
１〜Ｔ10の10クロックで１つのプログラムを実行する。
タイミングチャートのＡ₀〜Ａ₁₉はＣＰＵ１のＡ₀〜Ａ₁₉
端子から出力されたアドレスをアドレスラッチ回路３a
〜３cでラッチした後のタイミングを示し、Ｄ₀〜Ｄ₇は
データトランシーバ４を通過する時点のタイミングを示
したものである。なお、図６中、ＲＤ，ＷＴはＣＰＵ１
から出力されるリード信号，ライト信号のタイミングを
示し、ＣＳ13，ＣＳ14はアドレスレコーダ２のチップセ
レクト出力端子ＣＳ13，ＣＳ14から出力されるチップセ
レクト信号のタイミングを示す。

【０００９】

【発明が解決しようとする課題】しかしながら上記のＣ
ＰＵの外部デバイスインターフェースにおいては、外部
デバイスに対して入力と出力を行おうとすると、それぞ
れに入出力のプログラムが必要であり、ＣＰＵ＿ＣＬＫ
を10MHzと仮定すると、実際にデバイスに入出力する２
つのプログラムの実行時間だけでも、２マイクロ秒とな
る。

【００１０】図６で示したプログラムを、定期的に起動
する割り込み処理の中で実行しようとする場合、数マイ
クロ秒でも高速な処理が望まれる。

【００１１】本発明は上記問題点を解決し高速処理を行
うことのできるＣＰＵの外部デバイスインターフェース
を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明のＣＰＵの外部デバイスインターフェースは、
ＣＰＵから出力されるアドレス情報とメモリ空間選択信
号を入力情報としてデコードすることによりメモリ空間
上の外部デバイスを選択せしめるアドレスデコーダと、
前記ＣＰＵにデータを出力する出力デバイスと、前記Ｃ
ＰＵからデータを入力する入力デバイスで構成されるシ
ステムにおいて、前記出力デバイスと前記入力デバイス
が同じメモリ空間上に配置されるように前記出力デバイ
スと前記入力デバイスのそれぞれのチップセレクト入力
端子と前記出力デバイスと前記入力デバイスが配置され
たメモリ空間を指示する前記アドレスデコーダの出力端
子を接続し、前記ＣＰＵのリードサイクル時に前記出力
デバイスと前記入力デバイスがデータを同時に入出力す
るために前記ＣＰＵから出力されるリード信号を前記出
力デバイスのアウトプットイネーブル入力端子と前記入
力デバイスのライトイネーブル入力端子に接続し、さら
に前記外部デバイスのデータ出力端子とＣＰＵのデータ
バス及び前記入力デバイスのデータ入力端子と前記ＣＰ
Ｕから出力されるアドレス情報の一部を接続したことを
特徴とする。

【００１３】

【作用】本発明によれば、入力デバイスと出力デバイス
に対するデータの入出力を、ＣＰＵの１リードサイクル
中に同時に行えることができ、外部デバイスに要する処
理の高速化が実現できる。

【００１４】

【実施例】以下、本発明の一実施例におけるＣＰＵの外
部デバイスインターフェースの構成について、図１及び
図２を参照しながら説明する。図１は、本発明の一実施
例におけるＣＰＵの外部デバイスインターフェースのブ
ロック図である。使用しているデバイスは、従来例の説
明に用いた図４と同じなので、各デバイスについての説
明は省略する。

【００１５】図２は、本実施例のシステムのメモリ空間
を示す。図２において、出力デバイス７と入力デバイス
８は、同じメモリ空間Ｅ００００ｈ〜ＥＦＦＦＦｈに配
置されている。これは、図１において前記メモリ空間が
選択されたことを示すアドレスデコーダ２の出力端子Ｃ
Ｓ14と、出力デバイスと入力デバイスのそれぞれのチッ
プセレクト入力端子ＣＳを接続することにより実現す
る。また、本来入力デバイス８は、ＣＰＵ１からデータ
を受け取るデバイスであるので、ライトイネーブル入力
端子ＷＥには、ＣＰＵ１から出力されるライト信号ＷＴ
が接続されるのであるが、本実施例ではＣＰＵ１から出
力されるリード信号ＲＤを接続する。さらに、入力デバ
イス８のデータ入力端子Ｄ₀〜Ｄ₇には、ＣＰＵ１のアド
レス情報Ａ₀〜Ａ₇を接続する。

【００１６】以上のように構成されたシステムにおい
て、以下従来例と同様ＣＰＵ１が出力デバイス７からデ
ータ(55ｈ)を受け取り、入力デバイス８にデータ(ＡＡ
ｈ)を送出するときのＣＰＵ１の実行状態を、図３のプ
ログラム(a)とタイミングチャート(b)を参照しながら説
明する。

【００１７】まず、プログラムの１〜２行目で出力デバ
イス７と入力デバイス８が割り当てられているメモリ空
間アドレスＥ００００ｈ〜ＥＦＦＦＦｈを指定するた
め、ＤＳレジスタにＥ０００ｈをセットする。さらに、
プログラムの３行目で入力デバイス８に出力するデータ
55ｈをＳＩレジスタにセットする。最後に、ＤＳとＳＩ
レジスタで指定したメモリ空間アドレスからデータを入
力することにより、出力デバイス７からは、ＣＰＵ１の
データバスを経由してデータ(ＡＡｈ)が入力され、入力
デバイス８には、ＳＩレジスタにセットしたデータ(55
ｈ)がＣＰＵ１のアドレスバスを経由して出力される。

【００１８】

【発明の効果】以上のように本発明のＣＰＵの外部デバ
イスインターフェースによれば、ＣＰＵの１リードサイ
クル中に２つの外部デバイスに対し、データの入出力を
行うことが可能となり、外部デバイスの制御に要する処
理の高速化が実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＣＰＵの外部デバイ
スインターフェースのブロック図である。

【図２】本発明の一実施例におけるＣＰＵのメモリ空間
マップである。

【図３】本発明の一実施例における制御プログラムとタ
イミングチャートである。

【図４】従来例のＣＰＵの外部デバイスインターフェー
スの構成を示すブロック図である。

【図５】図４の従来例におけるＣＰＵのメモリ空間マッ
プである。

【図６】図４の従来例における制御プログラムとタイミ
ングチャートである。

【符号の説明】

１…ＣＰＵ、 ２…アドレスデコーダ、 ３a〜３c…ア
ドレスラッチ回路、 ４…データトランシーバー、 ５
…ＲＡＭ、 ６…ＲＯＭ、 ７…出力デバイス、８…入
力デバイス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから出力されるアドレス情報とメ
   モリ空間選択信号を入力情報としてデコードすることに
   よりメモリ空間上の外部デバイスを選択せしめるアドレ
   スデコーダと、前記ＣＰＵにデータを出力する出力デバ
   イスと、前記ＣＰＵからデータを入力する入力デバイス
   で構成されるシステムにおいて、 前記出力デバイスと前記入力デバイスが同じメモリ空間
   上に配置されるように前記出力デバイスと前記入力デバ
   イスのそれぞれのチップセレクト入力端子と前記出力デ
   バイスと前記入力デバイスが配置されたメモリ空間を指
   示する前記アドレスデコーダの出力端子を接続し、前記
   ＣＰＵのリードサイクル時に前記出力デバイスと前記入
   力デバイスがデータを同時に入出力するために前記ＣＰ
   Ｕから出力されるリード信号を前記出力デバイスのアウ
   トプットイネーブル入力端子と前記入力デバイスのライ
   トイネーブル入力端子に接続し、さらに前記外部デバイ
   スのデータ出力端子とＣＰＵのデータバス及び前記入力
   デバイスのデータ入力端子と前記ＣＰＵから出力される
   アドレス情報の一部を接続したことを特徴とするＣＰＵ
   の外部デバイスインターフェース。