JPH0298743A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0298743A JPH0298743A JP25108888A JP25108888A JPH0298743A JP H0298743 A JPH0298743 A JP H0298743A JP 25108888 A JP25108888 A JP 25108888A JP 25108888 A JP25108888 A JP 25108888A JP H0298743 A JPH0298743 A JP H0298743A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はベクタード割り込み方式の高速化に関するも
のである。
のである。
第３図は従来より用いられているベクタード割）込み方
式を用いた半導体集積回路の構成を示すブロック図、第
４図は第３図に示す回路による割り込み処理手順を示す
フローチャートである。図において、（１）は割り込み
制御用半導体集積回路（以１１１Ｒｃという）、＋２１
はこの回路の割り込み入力用端子％ （ｓｂ）は外部メ
モリＯＱ内に設けられたベクトルジャンプテーブル、（
９）は割り込み要求信号、Ｑｌは割り込み受けけけ信号
、嗜はデータバス、０４は中央処理装置（以下ＣＰＵと
いう）である。
式を用いた半導体集積回路の構成を示すブロック図、第
４図は第３図に示す回路による割り込み処理手順を示す
フローチャートである。図において、（１）は割り込み
制御用半導体集積回路（以１１１Ｒｃという）、＋２１
はこの回路の割り込み入力用端子％ （ｓｂ）は外部メ
モリＯＱ内に設けられたベクトルジャンプテーブル、（
９）は割り込み要求信号、Ｑｌは割り込み受けけけ信号
、嗜はデータバス、０４は中央処理装置（以下ＣＰＵと
いう）である。
次にＩｔｈ作について説明する。割り込み入力用端子（
２）よυ信号が入力されるとＩＲＱ＋１．１は割り込み
要求信号（９）をａｐｕα→に対し出力する。割り込み
要求信号（９）を受けてＣＰ Ｕ Ｑ４１は割り込みが
受は寸は可能となった時点で割り込み受けけけ信号αり
をＩ Ｒｅ （１）に出力する。ＩＲＱ［ｌｌは割り込
み受は付は信号ＱＯに同期して現在要求を発している割
り込み入力に対応したベクトル値をデータバス（２）上
に出力し、これを０ＰＵＱ◆が読み取る。次に０ＰＵＱ
４は上記ベクトル値に対応した外部メモリに）上にある
ベクトルジャンプテーブル（８ｂ）の内容を読み出す。
２）よυ信号が入力されるとＩＲＱ＋１．１は割り込み
要求信号（９）をａｐｕα→に対し出力する。割り込み
要求信号（９）を受けてＣＰ Ｕ Ｑ４１は割り込みが
受は寸は可能となった時点で割り込み受けけけ信号αり
をＩ Ｒｅ （１）に出力する。ＩＲＱ［ｌｌは割り込
み受は付は信号ＱＯに同期して現在要求を発している割
り込み入力に対応したベクトル値をデータバス（２）上
に出力し、これを０ＰＵＱ◆が読み取る。次に０ＰＵＱ
４は上記ベクトル値に対応した外部メモリに）上にある
ベクトルジャンプテーブル（８ｂ）の内容を読み出す。
ベクトルジャンプテーブル（８１））Ｋは＠シ込み処理
プログラムの先頭番地が格ｉＩｈされておｋ）ａＰＵＧ
４はこれに従い＠シ込み処理ルーチンへ分岐する。Ｗｇ
ｃ図に上記の処理手順を７０−チャートで示す。
プログラムの先頭番地が格ｉＩｈされておｋ）ａＰＵＧ
４はこれに従い＠シ込み処理ルーチンへ分岐する。Ｗｇ
ｃ図に上記の処理手順を７０−チャートで示す。
従来のベクタード＠シ込み方式ではｙｋ４図に示すよう
に■〜■のステップをふむ必要があシ、手順が複雑であ
るという問題点がａつた０こノ発明は上記のような問題
点を解消するためになされたもので、ベクタード割り込
み処理の手順を短縮することを目的とする０ 〔課題を解決するための手段〕 この発明に係る半導体集積回路はベクトル値のデコード
機能、及びベクトルテーブルレジスタを内雇させたもの
でおる。
に■〜■のステップをふむ必要があシ、手順が複雑であ
るという問題点がａつた０こノ発明は上記のような問題
点を解消するためになされたもので、ベクタード割り込
み処理の手順を短縮することを目的とする０ 〔課題を解決するための手段〕 この発明に係る半導体集積回路はベクトル値のデコード
機能、及びベクトルテーブルレジスタを内雇させたもの
でおる。
このｎ明におけるベクタード割り込み方式の回路には上
記のような回路を内蔵させ、ベクトル値よ〕ベクトルレ
ジスタアドレスを得る＊ｆＩｌをＩＲＱ内部で実行する
ため、割り込み処理手順が短縮される。
記のような回路を内蔵させ、ベクトル値よ〕ベクトルレ
ジスタアドレスを得る＊ｆＩｌをＩＲＱ内部で実行する
ため、割り込み処理手順が短縮される。
以下、この発明の一実施例を図について説明する。第１
図はベクタード割り込み方式を用いた半導体集積回路の
ブロック図である。図において、（ｌ）、（２）ｅ （
９） ＊ ３ｒｊ ＊ ０９ ＊賛は第３図の従来例に
示したものと同等であるので説明のＩＬ＃を避ける。（
３）は割り込み入力の優先順位決定回路、（４）は割夛
込み１！！末信号（９）に対応したベクトル値を設定す
るベクトルレジスタ、（５）は優先順位決定回路（３）
からの信号を受けて該当するベクトル値を選択するマル
チプレクサ、（６）はＯＰ Ｕ Ｑ４）からの制御信号
を受けて１ｍｆ’ｔｌする制御回路、（７）は制御回路
（６）の指示にしたがい選択信号を出力するデコーダ、
（８ａ）は上記選択信号を受けて動作するベクトルテー
ブルレジスタ、＠はリード・ライト制御信号、υは０Ｐ
ＵＱ４が出力するアドレス信号である。第２図は第１図
に示す回路による割り込み処理手順を示すフローチャー
トでちる。
図はベクタード割り込み方式を用いた半導体集積回路の
ブロック図である。図において、（ｌ）、（２）ｅ （
９） ＊ ３ｒｊ ＊ ０９ ＊賛は第３図の従来例に
示したものと同等であるので説明のＩＬ＃を避ける。（
３）は割り込み入力の優先順位決定回路、（４）は割夛
込み１！！末信号（９）に対応したベクトル値を設定す
るベクトルレジスタ、（５）は優先順位決定回路（３）
からの信号を受けて該当するベクトル値を選択するマル
チプレクサ、（６）はＯＰ Ｕ Ｑ４）からの制御信号
を受けて１ｍｆ’ｔｌする制御回路、（７）は制御回路
（６）の指示にしたがい選択信号を出力するデコーダ、
（８ａ）は上記選択信号を受けて動作するベクトルテー
ブルレジスタ、＠はリード・ライト制御信号、υは０Ｐ
ＵＱ４が出力するアドレス信号である。第２図は第１図
に示す回路による割り込み処理手順を示すフローチャー
トでちる。
次に動作について第１図により説明する。割り込み入力
用端子（２）より入力された信号はＩＲＣ（３）を経て
、先優光の割り込みにその権利が与えられ割り込みＪ？
！求信ｖ（９）がａｐｕｇ４ｔ７ｃ出力される０これを
受けた〇ＰＵ（１，０は現在処理中の命令が完了した時
点で割り込み受は寸は信号’ＩＩを出力する。割、り込
み受は寸は情号篩により現在有効な割り込みに対応した
ベクトルレジスタ（４）の値がマルチプレクサ（５）に
より選択され、デコーダ（７）へ出力され、デコーダ（
７）はこのベクトル値に対応したベクトルテーブルレジ
スタ（８ａ）の！：！ｊｒ地の選択信号を出力する。ベ
クトルジャンプテーブル（８ａ）の値はデータバス（至
）を介してＯＰ Ｕ Ｑ、Ｑに割り込み受けけけ信号四
に同期して読み込まれる。
用端子（２）より入力された信号はＩＲＣ（３）を経て
、先優光の割り込みにその権利が与えられ割り込みＪ？
！求信ｖ（９）がａｐｕｇ４ｔ７ｃ出力される０これを
受けた〇ＰＵ（１，０は現在処理中の命令が完了した時
点で割り込み受は寸は信号’ＩＩを出力する。割、り込
み受は寸は情号篩により現在有効な割り込みに対応した
ベクトルレジスタ（４）の値がマルチプレクサ（５）に
より選択され、デコーダ（７）へ出力され、デコーダ（
７）はこのベクトル値に対応したベクトルテーブルレジ
スタ（８ａ）の！：！ｊｒ地の選択信号を出力する。ベ
クトルジャンプテーブル（８ａ）の値はデータバス（至
）を介してＯＰ Ｕ Ｑ、Ｑに割り込み受けけけ信号四
に同期して読み込まれる。
また割り込みシーケンス以外ではベクトルレジスタ（４
）、ベクトルテーブルレジスタ（８ａ）はリードライト
制御信号（ロ）、及びアドレス信号（２）Ｋしたがい読
み書きがなされる。
）、ベクトルテーブルレジスタ（８ａ）はリードライト
制御信号（ロ）、及びアドレス信号（２）Ｋしたがい読
み書きがなされる。
以上のようにこの発明によればＩＲＱよりＣＰＵへのベ
クトル値の転送が不要となり、割り込み処理手順が第２
図に示すように■、■のステップで実現でき応答を高速
化することができる。
クトル値の転送が不要となり、割り込み処理手順が第２
図に示すように■、■のステップで実現でき応答を高速
化することができる。
第１図はこの発明の一実施例であるベクタード割り込み
方式を用いた半導体集積回路のブロック図、第２図は第
１図に示ず回路による割９込み処理手順を示すフローチ
ャート、ｍ３図は従来のベクタード割り込み方式を用い
た半導体集積回路のブロック図、第４図は第３図に示す
回路による割多込み処理手順を示すフローチャートであ
る０図において、（１）は割り込み制御用半導体集積回
路（ＩＲＱ ） 、ｔ２１’ｌＪ Ｄ 込み入力用端子
、（３３ｄ ＊先順位決定回路、（４）はベクトルレジ
スタ、（５）はマルチプレクサ、（６）は制御回路、（
７）はデコーダ、（８ａ）はベクトルテーブルレジスタ
、（９）は割プ込み要求信号、αＱは割り込み受けけけ
信号、αυはリード・ライン制御信号、（２）はアドレ
ス信号、（至）はデータバス、ａ４はＣＰＵである。 なお、図中、同一符号は同一、又は相当部分を示す。
方式を用いた半導体集積回路のブロック図、第２図は第
１図に示ず回路による割９込み処理手順を示すフローチ
ャート、ｍ３図は従来のベクタード割り込み方式を用い
た半導体集積回路のブロック図、第４図は第３図に示す
回路による割多込み処理手順を示すフローチャートであ
る０図において、（１）は割り込み制御用半導体集積回
路（ＩＲＱ ） 、ｔ２１’ｌＪ Ｄ 込み入力用端子
、（３３ｄ ＊先順位決定回路、（４）はベクトルレジ
スタ、（５）はマルチプレクサ、（６）は制御回路、（
７）はデコーダ、（８ａ）はベクトルテーブルレジスタ
、（９）は割プ込み要求信号、αＱは割り込み受けけけ
信号、αυはリード・ライン制御信号、（２）はアドレ
ス信号、（至）はデータバス、ａ４はＣＰＵである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ベクタード割り込み方式を用いるシステム中の割り込み
制御用半導体集積回路において、外部より割り込み信号
が入力される割り込み入力端子、上記各入力端子に対し
ベクトル値を設定することのできるベクトルレジスタ、
各割り込み入力端子の優先度に応じ最優先の割り込みを
選択する割り込み優先順位決定回路、マイクロプロセッ
サからの割り込み受け付け信号によりアクティブとなり
上記決定回路により選択された割り込み入力に対応した
ベクトルレジスタ値を読み出し、デコードしてベクトル
値に対応するベクトルテーブル値を選択するデコーダ、
該デコーダの出力を受けて保持している割り込み処理ル
ーチン開始アドレスを出力するベクトルテーブルレジス
タを内蔵することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25108888A JPH0298743A (ja) | 1988-10-04 | 1988-10-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25108888A JPH0298743A (ja) | 1988-10-04 | 1988-10-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298743A true JPH0298743A (ja) | 1990-04-11 |
Family
ID=17217460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25108888A Pending JPH0298743A (ja) | 1988-10-04 | 1988-10-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2351166A (en) * | 1999-06-18 | 2000-12-20 | Mitsubishi Electric Corp | Interrupt processing device |
-
1988
- 1988-10-04 JP JP25108888A patent/JPH0298743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2351166A (en) * | 1999-06-18 | 2000-12-20 | Mitsubishi Electric Corp | Interrupt processing device |
| GB2351166B (en) * | 1999-06-18 | 2001-11-28 | Mitsubishi Electric Corp | Interrupt processing device |
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