JPH1173315A - 可変長命令プロセサ - Google Patents

Abstract

(57)【要約】 【課題】プロセサの能力を上げるために、信号線数を増
やすと、最低命令長が長くなり、命令を記憶するのに必
要とする記憶容量が大きくなり、装置が高価になるとい
う欠点があった。 【解決手段】リング状に循環アクセス可能なレジスタ５
を記憶装置とプロセサの間に配置し、命令長を検出し
て、命令長の分だけデコーダー８で処理し、プログラム
カウンタ７も命令長だけ加算することにより、次の命令
が命令長に応じて、シフトしてデコーダー７に入るよう
にして１〜ｎバイトの命令を処理出来るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電気信号を処理す
るプロセサ（ＣＰＵ等）に関する。

【０００２】

【従来の技術】従来のプロセサは命令を保持する記憶手
段とは図２で示すように複数本の信号線（一般にデータ
バスと呼ばれる）でつながっており、この信号線の本数
で１回に読み出せる命令の最小の長さが決まっていた。
たとえば８本の信号線を持ったプロセサは１回に１バイ
ト長の命令しか読み出せない。複数バイトの命令かあっ
た場合、１命令を実行するのに、その命令の長さの回数
だけ読み込み動作を行わなければならず、動作が遅くな
るという欠点を持っていた。そのため信号線の増やすこ
とで読み込み動作の回数を減らし、動作を早くしてい
た。

【０００３】

【発明が解決しようとする課題】しかしながら、以上の
従来技術によれば、通常プロセサは１回の読み込みバイ
ト数が最短命令長になり、それがそのままデコーダーに
入力されるため、このままだと１つの命令の長さが信号
線の本数以下にはできない。たとえば信号線の数が３２
本もつプロセサでは１命令の最短長は４バイト、他の命
令はその倍数ということになる。命令長は４，８，１
２，３２バイトという風に命令長が限定されてしまうの
で平均命令長は長くなる。このため処理速度は早くなる
が、命令を保持する手段の中には信号線数が増えた分だ
け、大量の容量をもって命令を保持することが必要にな
る。このため従来のプロセサの形式で装置を構成しよう
とすれば高価なものになってしまう。

【０００４】そこでこの発明は、メモリーとプロセサー
の間にリング状のレジスタを配置することにより、信号
線の本数に関わらず、命令最短長を短くすることによっ
て、命令保持手段の容量を下げることにより、装置のコ
ストを下げる手段を提供することを課題とする。

【０００５】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１の発明は、１〜ｎバイトの範囲で長さの
異なる命令セットを持つプロセサにおいて、リング状に
循環アクセス可能なレジスタと命令長を検出する回路を
具備する事を特徴としたプロセサである。また請求項２
の発明は、リング状のレジスタのバイト数を最大命令長
の２倍であることを特徴とする請求項１記載のプロセサ
である。

【０００６】また請求項３の発明は、リング状のレジス
タのバイト数を最大命令長の３倍であることを特徴とす
る請求項１記載のプロセサである。

【０００７】

【発明の実施の形態】この発明の実施形態を、図１に示
す。この例では最大命令長４バイト、信号線数３２本で
ある場合を説明する。命令保持手段１は通常半導体メモ
リーが用いられ、読み込み回路３が信号線２を通じて命
令バッファーレジスタ４に命令を読み込む。読み込まれ
た命令はさらにリングレジスタ５に転送される。このよ
うにしてリングレジスタ５とバッファーレジスタ４は命
令で満たされる。リングレジスタ５は８バイトのレジス
タである。リングレジスタは実際にリング状に置く必要
はなく、先端と後端が連続して繋がっていればよい。こ
れは最大命令長の２倍である。リングレジスタは任意の
位置から４バイト取り出してデコーダに伝達する。リン
グ状に配置しているため、後端に達したらまた先端の部
分がつながる。そして０〜３番目と４〜７番目と二つに
わかれ、４バイト単位で命令バッファレジスタの内容に
書き換えられる。

【０００８】プログラムカウンタ７が０番地のときには
リングレジスタ４からは０〜３バイトまでのデータがデ
コーダ８に出力される。デコーダ８は入力された命令の
先頭からデコードを開始し、命令の長さ（バイト数）を
検出し、プログラムカウンタ７に伝えられる。同時にこ
の命令をデコードし処理部９に出力される。処理部は命
令の内容を実行する。プログラムカウンタ７はデコーダ
８が出力した命令長の分だけ加算される。ここではリン
グレジスタの０番目にあった命令は３バイト命令である
とすると、プログラムカウンタ７は３になる。デコーダ
に伝達された命令は４バイトであるが、デコーダーは先
頭から３バイト分だけを命令として処理部に命令の実行
を伝え、残りの一バイトは捨てられる。

【０００９】プログラムカウンタ７が加算されると、こ
の情報はリングレジスタ制御部６に伝えられデコーダー
への出力はその分シフトしてリングレジスタ５の３〜６
バイトまでのデータを出力する。デコーダは先ほどと同
様にリングカウンタ制御部６の出力を解析し、ここにあ
る命令の長さを出力し、同時に処理部に伝えて命令を実
行する。リングレジスタ５の３番目にある命令の長さが
２バイトとしたときプログラムカウンタ７は２加算さ
れ、５となります。デコーダーへの出力は５〜７，０番
目となる。このときリングカウンタ４の右半分０〜３番
目はすでに実行の終わった命令なので直ちに命令バッフ
ァーレジスタにある新しい命令と入れ替えられる。読み
込み回路３はバッファーレジスタ４に新しい命令をメモ
リーから読み込む。従って０番目には新しいデータが書
き換えられ、それがデコーダへ伝達される。

【００１０】つぎに５番目にある命令の長さが４バイト
のとき、アドレスカウンタ７は加算され、９となるが、
リングレジスタ５は８バイト（０〜７番目）までしかな
いので一周して次に１〜５番目までのデータがデコーダ
に伝達される。このときリングレジスタの左半分は読み
終わったのでバッファーレジスタ内の命令と入れ替えら
れる。このように４バイトずつメモリーから読み込まれ
た命令がリングレジスタにおかれ、順次切り替えられな
がら読みとられることにより、あたかも一直線上に命令
が一列に並んでいるようになり、プログラムカウンタの
指示する番号に従って命令が処理される。 「実施形態の効果」 この実施形態によれば、４バイト単位で読み込まれた命
令もリングレジスタにより、命令長にあわせて、１から
４バイトの命令長の単位でデコーダーに伝達されるの
で、１バイト命令でも４バイト命令でも同じように実行
することができる。最小命令長は１バイトとする事がで
きる。 「他の実施形態」 図１の実施形態ではリングレジスタを最大命令長の２倍
であったが、最大命令長の３倍にしても同じ様な効果が
得られる。この場合、リングレジスタは３等分する。そ
うすると３等分したうちの一つが必ずアクセスされない
ので、命令バッファーレジスタを省略してメモリーから
直接リングレジスタに読み込むことができる。

【００１１】

【発明の効果】以上説明したように、この発明によれば
記憶保持装置から読み込む信号線の数に関わりなく、命
令長を最小にできるので、プログラムのサイズを小さく
でき、装置を安価に構成できる。

【図面の簡単な説明】

【図１】この発明の一実施形態を示すブロック図であ
る。

【図２】従来技術を示すブロック図である。

【符号の説明】

１ 記憶装置 ２ 信号線 ３ 読み込み回路 ４ 命令バッファレジスタ ５ リングレジスタ ６ リング制御回路 ７ プログラムカウンタ ８ 処理部

Claims (3)

【特許請求の範囲】
1. 【請求項１】１バイト以上の様々な長さの命令セットを
   持ち、リング状の循環アクセス可能なレジスタと命令長
   を検出する回路を具備し、ｎバイト単位で一定の長さで
   命令を取り込み、リング状のレジスタに置くことによ
   り、命令長に関係なく１クロックで命令を実行すること
   を特徴とした可変長命令プロセサ。
2. 【請求項２】リング状のレジスタのバイト数が最大命令
   長の２倍であることを特徴とする請求項１記載のプロセ
   サ。
3. 【請求項３】リング状のレジスタのバイト数が最大命令
   長の３倍であることを特徴とする請求項１記載のプロセ
   サ。