JPH0365744A - 記憶回路制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 記憶回路のデータの書き込み／読み出しの制御に関し、 記憶回路のアクセス時間を短縮することを目的とし、 アドレスバス上のアドレス値を保持するラッチと、アド
レスバス上のアドレス値と上記ラッチの内容の下位Ｎビ
ットを除く部分を比較して、その値が異なるとき、ラッ
チの内容を更新する回路と、アドレスバス上のアドレス
値の下位Ｎビットを人力してデコードする回路と、上記
回路のデコード出力によって選択され、データ幅がＭビ
ットのデータバスとメモリ素子との間でリード／ライト
・データを転送する２′１個の送受信回路と、１回の記
憶回路へのアクセスでＭＸ２ｗビットのデータのリード
・ライトを制御する回路とを具備することにより構成す
る。

［産業上の利用分野］ 本発明は記憶回路の制御方式に関し、特に、記憶素子へ
の一回のアクセスでデータバス幅の複数倍のデータの処
理が可能で、これを分割して順次データバスとの間で転
送することにより、記憶回路のアクセス速度を向上せし
めた制御方式に係る。

［従来の技術］ 従来、小形の情報処理装置の記憶回路においては、記憶
素子へアクセスしてのデータのリード／ライトを、該記
憶回路に接続されているデータバスのバスサイクルと同
期して行なう如く構成しているものが多く存在する。

すなわち、このような記憶回路では、データバス上に一
定周期のタイムスロットを設定し、該タイムスロットに
乗せたデータを、アドレスバスで指定した記憶領域へ書
き込み、あるいは、アドレスバスで指定した領域上のデ
ータを該当するタイムスロットへ読み出すことにより、
記憶素子との間のリード／ライトが行なわれる。

記憶素子ヘアドレスしてデータをリードしたり、ライト
する動作は、それぞれデータバスの１タイムスロツト内
に行なう必要があるから、必然的にバスサイクル毎に記
憶素子にアクセスすることになる。

記憶素子へアクセスしてのデータのリード／ライトには
、それなりの処理時間を要するから、バスサイクルを一
方的に速くすることはできない。すなわち、バスサイク
ルは記憶素子のアクセスタイムにより、その上限が制限
される。

［発明が解決しようとする課題］ 上述したような各バスサイクル毎に記憶素子をアクセス
して、データのリード動作やライト動作を行なう如く構
成された記憶回路において、データバスにＭＰＵ素子が
接続されている状態を考えると、当然のこと乍ら、メモ
リ素子へのデータのリード動作やライト動作に較べてＭ
ＰＵ素子の動作の方が速いから、ＭＰＵ素子側で必要と
するタイムスロットは小さくて良く、バスサイクルの周
期は記憶素子の場合より早くても不都合は生じない。

しかし、従来はその差は小であり、記憶素子が必要とす
るタイムスロットに合わせてバスサイクルを定めていた
。

近年、ＭＰＵ素子の高速化が図られ、これに伴って、バ
スサイクルの短縮化も図られているが、その結果、記憶
素子のアクセスタイムがＭＰＵ素子のバスサイクルに間
に合わないと言う事象を生じている。

この場合、記憶素子にアクセスしている間は、ＭＰＵ素
子を待ち状態にしておいて、記憶素子のアクセスタイム
を過ぎた後、バスサイクルを終了させなければならない
ことになる。

従って、ＭＰＵ素子が高速化され、そのバスサイクルが
短縮されても、動作サイクルを記憶素子のアクセスタイ
ムに合わせなければならないから、結局、動作時のバス
サイクルが短縮されないと言う問題点があった。

本発明は、このような従来の問題点に鑑み、記憶素子へ
のアクセスタイムを短縮することのできる記憶回路の制
御方式を提供することを目的としている。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、アドレスバス上のアドレス値を保
持するラッチと、アドレスバス上のアドレス値と上記ラ
ッチに保持されているアドレス値との下位Ｎビットを除
く部分を比較して、その値が異なるとき、ラッチの内容
を更新する回路と、アドレスバス上のアドレス値の下位
Ｎビットを人力してデコードする回路と、上記回路のデ
コード出力によって選択され、データ幅がＭビットのデ
ータバス上の書き込みデータを記憶素子に転送するか、
記憶素子からの読み出しデータを前記データバスに送出
する２°個の送受信回路と、■回の記憶素子へのアクセ
スで、ＭＸ２”ビットのデータの書き込みあるいは読み
出しを行なう如く制御する回路とを具備する記憶回路制
御方式である。

［作　用］ 本発明においては、上記構成によって、記憶素子への１
回のアクセスによって、データバス幅の２１＋倍のデー
タのり−ド／ライトを行ない、これを２０回に分けてデ
ータバス上に送出することにより、記憶素子へのアクセ
スの高度化を図っている。

すなわち、例えばＮ＝２であるとき、４個の送受信回路
（ドライバ／レシーバ）によって同時に記憶素子から読
み出されたデータバス幅の４倍のデータを、各送受信回
路が順次データバス上に送出することによって、実質的
なバスサイクルをＡに短縮せしめている。

上記送受信回路のデータバス上へのデータ送出は、アド
レスバス上の下位２ビツト（Ｎ＝２）の値をテ°コーダ
によってデコードして、その出力により選択している。

［実施例コ 第１図は本発明の一実施例を示すブロック図であって、
Ｎ＝２の場合の例を示しており、１はデコーダ、２はラ
ッチ、３は比較回路、４−１〜４−４はそれぞれ送受信
回路（ドライバ／レシーバ）、５は記憶素子（メモリ）
を表わしている。

第２図は実施例の動作を示すタイムチャートである。同
図中の各区画内の１〜８なる数字は、アドレスバス上の
アドレスの到来順とこれに対応するデータを示すもので
ある。

第１図に示すアドレスバスによって、例えば“ｘｘＸ・
・・・・・ｘｏｏ”なるアドレス値が送られたとき、該
アドレス値はラッチ２に保持される（このアドレスを第
２図に英字符Ａで示す）。

そして、リードであればこのアドレス値を先頭とするデ
ータバス幅の４倍のデータが、記憶素子より読み出され
る。

これらのデータは、データバス幅相当分ずつ送受信回路
４−１〜４−４によって順次データバス上に送出される
。

上記送受信回路は４−１〜４−４の中から、その内の一
つが選択されて該当するデータを送出するものであるが
、その選択はデコーダ１によって行なわれる。

すなわち、アドレスバス上のアドレス“ｘＸＸ・・・・
・・ＸＯＯ”の下位２ビツトがデコーダ１によってデコ
ードされると、デコーダｌの出力０がアクティブになり
、これによって送受信回路４−１が選択される。

該送受信回路４−１の出力は、第２図に英字符ａで示す
ように、データバス上に送出される。

次にアドレスバス上のアドレス値は、“ＸＸＸ・・・・
・・ＸＯＩ”となる（これを第２図に英字符Ｂで示す）
。

このとき、デコーダ１はアドレス値の下位２ビツト“Ｏ
ｌｌをデコードして、出力１をアクティブにする。

これにより送受信回路４−２が選択され、第２図に英字
符すで示す如くデータバス上にデータを送出する。

以降、同様に第２図のアドレスバスＤに対応して、第１
図の送受信回路４−３．４−４により順次データバス上
にデータバス幅が送出される。

一方、ラッチ２に保持されているアドレス値は、アドレ
スバス上のアドレス値と比較回路３によって比較されて
いて、下位２ビツトを除く値が相違したとき、現在のア
ドレスバス上の値に置換される。

以上の説明ではメモリからデータを読み出す場合につい
て述べているが、書き込みの場合は、データの流れの方
向が異なるものの、上記と同様の動作で行なわれる。

［発明の効果］ 以上説明したように、本発明によれば、１回のメモリ素
子へのアクセスでデータバス幅の複数倍のデータのリー
ド／ライトが行なわれるから、従来に比して、同一量の
データをリード／ライトするに必要なアドレス回数が減
少することによって、実質的なアクセスタイムが短縮さ
れる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は実施例の動作を示す、タイムチャートである。 １・・・・・・デコーダ、２・・・・・・ラッチ、３・
・・・・・比較回路、４−１〜４−４・・・・・・送受
信回路、５・・・・・・記憶素子

Claims (1)

1. 【特許請求の範囲】 アドレスバス上のアドレス値を保持するラッチと、 アドレスバス上のアドレス値と上記ラッチに保持されて
   いるアドレス値との下位Ｎビットを除く部分を比較して
   、その値が異なるとき、ラッチの内容を更新する回路と
   、 アドレスバス上のアドレス値の下位Ｎビットを入力して
   デコードする回路と、 上記回路のデコード出力によって選択され、データ幅が
   Ｍビットのデータバス上の書き込みデータを記憶素子に
   転送するか、記憶素子からの読み出しデータを前記デー
   タバスに送出する２＾Ｎ個の送受信回路と、 １回の記憶素子へのアクセスでＭＸ２＾Ｎビットのデー
   タの書き込みあるいは読み出しを行なう如く制御する回
   路とを具備することを特徴とする記憶回路制御方式。