JPH0460994A - スタティックｒａｍ、ｒｏｍおよび情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アドレスを多重化して入力するメモリに関す
る。

［従来の技術］ 近年、各種分野で、パーソナルコンピュータなどの利用
が盛んである。このコンピュータシステムでは、処理に
必要なデータなどをダイナミックＲＡＭ　（以下ＤＲＡ
Ｍ）やスタティックＲＡＭ（以下ＳＲＡＭ）などのメモ
リに格納する。

ＤＲＡＭの特徴は、（株）日立製作所のＩＣメモリデー
タブック（１９８９，９）記載のように、集積度が高く
大容量で、アドレスを多重化して入力することができ、
パッケージのピン数が少ないという長所があるが、消費
電力がＳＲＡＭより大きく、また、一定量期毎に内部の
データをリフレッシュする必要がある。

一方、ＳＲＡＭは、ＤＲＡＭに比べて消費電力が小さく
、内部のデータをリフレッシュする必要がなく、またス
タンバイ電流もＤＲＡＭに比べて１／２〜１／３と小さ
く、バッテリバックアップ用に適している。反面、アド
レスを多重化して入力することができないため、パッケ
ージのピン数が多く、パッケージ自体もＤＲＡＭに比べ
て大きい。

第３図に、従来のＳＲＡＭの内部構成図を示す。

４０はロウアドレス（行アドレス）デコーダ、４１はカ
ラムアドレス（列アドレス）デコーダ、一 ４２はメモリアレイである。また、４４はカラムインタ
フェースであり、リード時はロウアドレスデコーダ４０
からの選択信号４２１により、メモリアレイ４２から出
力されたデータ線４２２の複数のデータから、カラムア
ドレスデコーダ４１の選択信号で特定のデータを選択す
る。ライ１−時は、入力データ制御４３からの書き込み
データを、カラムアドレスデコーダ４１の選択信号によ
り、指定されたデータ線４２２にデータを出力し、特定
のメモリセルにデータを書き込む。４５．４６は、デー
タの入出力制御を行うゲートである。

この従来のＳＲＡＭ４は、アドレスを多重化して入力で
きないため、アクセスに必要なアドレス、第３図ではＡ
。−Ａ１□を同時に与えなければならない。そのため、
第７図（ａ）のように、アドレスピンとして１８本、そ
の他のピン１０本の計２８本となり、パッケージも大き
いものとなってしまう。

マスクＲＯＭやプログラム可能なプログラマブルＲＯＭ
　（以下ＦＲＯＭ）についてもＳＲＡＭと一 同様なことが言える。

第４図に従来のマスクＲＯＭ６の内部構成図を示す。

６０はアドレスバッファ、６１はメモリアレイ、である
。また、６２は３ステー１−出力バソファでデータの出
力制御を行う。６３，６４．６５は内部を制御する制御
ゲートである。

この従来のマスクＲＯＭ６もアドレスの多重化は行なえ
ず、必要なアドレス（第４図のマスクＲＯＭ６ではＡ。

−Ａ１６の１７本）を同時に与えなければならない。そ
の結果、第７図（ｃ）のようにアドレスピンとして、１
７本、その他１５本の計３２本必要となり、パッケージ
も大きくなってしまう。

［発明が解決しようとする課題］ ところで、近年、コンピュータシステムの小型化および
バッテリ駆動型コンピュータシステムの出現により、小
型で省電力型であるメモリが要求されつつある。

従来のＤＲＡＭを用いるとピン数が少ない分だけ装置を
小型化できるが、消費電力が大きくなってしまうという
問題があった。他方、従来のＳＲＡＭを用いると、消費
電力が小さく、また、リフレッシュ動作が不必要なため
、バッテリバックアップ用メモリに適しているが、パッ
ケージのピン数が多く、装置が大型化してしまうという
問題があった。

もうひとつの大きな問題点は、市販されているメモリ制
御ＬＳＩ、あるいはこれまで発明者らが開発した専用メ
モリ制御ＬＳＩがＤＲＡＭインタフェースであり、これ
らのメモリ制御ＬＳＩにＳＲＡＭが適用できないという
ことである。

本発明の目的は、リフレッシュ動作が不必要で低消費電
力であり、ＤＲＡＭインタフェースとコンパチブルなパ
ッケージのピン数が少ないメモリを提供することにある
。

［課題を解決するための手段］ 上記目的を達成するために、本発明によるスタティック
ＲＡＭは、行アドレスを保持する手段と列アドレスを保
持する手段とを備え、アドレス信号を多重化して入力し
、ダイナミックＲＡＭと同様の制御を可能としたもので
ある。

本発明によるＲＯＭは、行アドレスを保持する手段と列
アドレスを保持する手段とを備え、アドレス信号を多重
化して入力し、ダイナミックＲＡＭと同様の制御を可能
としたものである。

このＲＯＭにはマスクＲＯＭおよびプログラマブルＲＯ
Ｍを含む。

前記スタティックＲＡＭおよびＲＯＭにおいて、好まし
くは、パッケージの外部ピン配列をダイナミックＲＡＭ
と同一にする。

本発明によるスタティックＲＡＭは、他の検知によれば
、行アドレスおよび列アドレスの入力に共用されるアド
レス入力端子と、行アドレスストローブ信号の入力端子
と、列アドレスストローブ信号の入力端子と、前記アド
レス入力端子に入力された行アドレスを行アドレススト
ローブ信号に従って保持する行アドレス保持手段と、前
記アドレス入力端子に入力された列アドレスを列アドレ
スストローブ信号に従って保持する列アドレス保−７＝ 持手段と、前記行アドレス保持手段および列アドレス保
持手段により保持されたアドレスに従って記憶位置が指
定されるスタティック型のメモリアレイと、該指定され
た記憶位置に対して読み書きされるデータの入出力端子
とを備えたことを特徴とするものである。

このスタティックＲＡＭには、好ましくは、前記行アド
レスストローブ信号および列アドレスストローブ信号に
基づいてチップセレクト信号と等価な信号を生成する制
御回路を設ける。

本発明による情報処理装置は、前記スタティックＲＡＭ
により構成した主記憶装置と、該主記憶装置を制御する
ダイナミックＲＡＭ用のメモリ制御回路と、該メモリ制
御回路を介して前記主記憶装置にアクセスする中央処理
装置とを備えたものである。

前記スタティックＲＡＭはバッテリでバックアップされ
るものであってもよい。

［作　用］ 上記ＳＲＡＭ、マスクＲＯＭ、ＦＲＯＭにおいて行アド
レスおよびび列アドレスを保持する手段を内蔵したこと
により、アドレスを多重化して入力することができ、パ
ッケージの外部ピンの本数を低減できるので、パッケー
ジの小型化、情報処理装置の小型化が達成でき、また、
低消費電力であるＳＲＡＭをＤＲＡＭと同様の制御がで
き、メモリ制御回路を変更しなくても良い。

本発明による消費電力の低減の程度は、システム中に占
めるメモリの内訳けに依存するため、従来比何分の１と
明確に低電力化を記述しにくいが、大略２０〜３ｏ％減
は達成できる。

［実施例］ 以下、本発明の実施例について詳細に説明する。

第１図は本発明を用いたＳＲＡＭの内部構成図である。

同図中、４０１は、多重化されたアドレスのうち、ロウ
アドレス（Ａ、からＡ８まで）を保持するロウアドレス
ラッチである。このロウアドレスラッチ４０１は、入力
されたロウアドレスをロウアドレスストローブ信号（以
下ＲＡＳ信号）４０３で保持する。（なお、信号名のオ
ーバーラインはその信号が負論理信号であることを示す
が、以下、図面においてオーバーラインを付しであるす
べての信号について明細書中では便宜上オーバーライン
は付さない。）また、４０２は、多重化されたアドレス
のうちカラムアドレスを保持するカラ１１アドレスラツ
チである。このカラムアドレスラッチ４０２は、入力さ
れたカラムアドレスをカラムアドレスストローブ信号（
以下ＣＡＳ信号）４０４で保持する。４０５は、第３図
のチップセレクト信号（以下、Ｃ８信号）と等価な信号
を生成する役目をはだす制御回路である。

次に動作について説明する。

第１図のＳＲＡＭ５００では、ロウアドレスラッチ４０
１とカラムアドレスラッチ４０２を内蔵しているため、
アドレスを多重化して入力できる。

すなわち、ロウアドレスをＲＡＳ信号４０３によリロウ
アドレスラッチ４．０１に保持し、保持したアドレスを
ロウアドレスデコーダ４０に与える。

また、カラムアドレスもＣＡＳ信号４０４によりカラム
アドレスラッチ４０２に保持し、保持したアドレスをカ
ラムアドレスデコーダ４１に与える。

それとともに、第３図のＳＲＡＭ４のＣ８信号のかわり
に、ＲＡＳ信号４０３およびＣＡＳ信号４０４によッテ
Ｓ　ＲＡ、　Ｍ　５００　（７）制御回路４０５で等価
な信号を生成し、アクセスの制御を行う。

これにより、ＳＲＡＭ５００内部のロウアドレスデコー
ダ４０、カラムアドレスデコーダ４１）メモリアレイ４
２）入力データ制御回路４３、カラムインタフェース回
路４４は、従来のＳＲＡＭ４と同様のスタティックに動
作するため、低消費電力で動作し、ＤＲＡＭ５のような
リフレッシュが不必要となる。しかし、外部からは、あ
たかもＤＲＡＭを制御しているように見える。また、Ｓ
ＲＡＭ５００に必要なピン数はアドレスピン９本（ＳＲ
ＡＭ４の半分）、ＲＡＳ信号およびＣＡＳ信号などの制
御信号ピンが４本、その他７本の計２０本となり、第７
図（ｂ）に示したＤＲＡＭ５　（ＳＲＡＭ５００と同一
容量）とピン数は同じであり、かつ信号ピンの種類も完
全に一致させることもできる。

このように本発明を用いれば、従来のＳ　ＲＡＭに比べ
、ピン数が少なく小型なパッケージであるＳＲＡＭを達
成できる。

次に、別の実施例として、マスクＲＯＭの場合を第２図
を用いて説明する。

第２図は、本発明を用いたマスクＲＯＭ５０１の内部構
成図である。同図中、６０１は、多重化されたアドレス
のうち、ロウアドレス（Ａ、−Ａｓ）を保持するロウア
ドレスラッチ、６０２は、多重化されたアドレスのうち
カラムアドレス（Ａ９〜ＡｉＧ）を保持するカラムアド
レスラッチである。

６０５は、第４図のチップイネーブル信号（以下ＣＥ倍
信号と等価な信号を生成する役目をはだす制御回路であ
る。

次に、動作について説明する。マスクＲＯＭ５０１では
、ロウアドレスラッチ６０１とカラムアドレスラッチ６
０２とを内蔵しているため、アドレスを多重化して入力
できる。すなわち、ロウアドレスをＲＡＳ信号６０３に
よりロウアドレスラッチ６０１に保持する。また、カラ
ムアドレスをＣＡＳ信号６０４によりカラムアドレスラ
ッチ６０２に保持する。このロウアドレスラッチ６０１
およびカラムアドレスラッチ６０２に保持したアドレス
をメモリアレイ６１に与える。すなわち、このロウアド
レスラッチ６０１とカラムアドレスラッチ６０２とが第
４図のアドレスバッファ６０の機能も含んでいる。それ
とともに、第４図のＧＥ倍信号かわりに、ＲＡＳ信号６
０３およびＣＡＳ信号６０４により、制御回路６０５で
ＣＥ倍信号等価な信号を生成し、データの出力制御を行
う。なお、制御回路６０５を設けずに、ＧＥ倍信号従来
のように設けてデータの出力制御を行っても良い。

このように、マスクＲＯＭ５０１は従来のマスクＲＯＭ
６に比べ、アドレスピンが約半分の９本（マスクＲＯＭ
６では１７本必要）で済むので、第８図のパッケージ８
のように、総ピン数は従来の３２本からアドレスピン減
少分８本を引いた２４本となり、パッケージの小型化が
図れるという効果がある。

また、第７図（ｄ）に示したＰ　Ｒ，ＯＭ　７について
も本発明を適用すれば、マスクＲＯＭ５０］、と同様に
ピン数の低減、パッケージの小型化が達成できる。

次に、本発明をコンピュータシステムなどの情報処理装
置に用いた場合の実施例を、第５図および第６図で説明
する。両図において、１は中央処理装置（以下ＣＰＵ）
、２はＤＲＡＭ５を制御するメモリ制御回路、３はＳＲ
ＡＭ４を制御するメモリ制御回路、１０．１４はＣＰＵ
Ｉのアドレス及びデータ、」２はＣＰＵから出力される
制御信号、２０はＤＲＡＭ５への多重化した入力アドレ
ス、２１はＤＲＡＭ５へのデータ、２２はＲＡＳ信号、
２３はＣＡＳ信号、２４はライトイネーブル信号（以下
ＷＥ倍信号、２５はアウトグツ１〜イネーブル信号（以
下○Ｅ倍信号、３２はＳＲＡＭ、４のＣＳ信号、３３は
ＳＲＡＭ４のＷＥ倍信号３４はＳＲＡＭ４の○Ｅ倍信号
ある。

次に動作を説明する。ここでは、ＤＲＡＭ５）ＳＲＡＭ
４へのデータ書き込み動作について説明する。ＣＰＵＩ
が、ＤＲＡＭ５にデータを書き込む場合、書き込みアド
レス１０、書き込みデータ１１および制御信号１２をメ
モリ制御回路２に出力する。メモリ制御回路２は、入力
されたアドレス１０、データ１１）制御信号１２を、Ｄ
ＲＡＭ５へ正常にアクセスできるよう加工する。

すなわち、アドレス２０に入力アドレス１０を多重化し
て出力し、それとともに、ＲＡＳ信号２２）ＣＡＳ信号
２３、ＷＥ信号２４を出力する。第５図は、ＤＲＡＭ５
を制御する場合であるが、従来のＳＲＡＭ４を制御する
には、第５図のメモリ制御回路２を第６図のメモリ制御
回路３のように作り直さなければならない。なぜならば
、従来のＳＲＡＭ４は、アドレスを多重化して入力でき
ず、制御信号もＤＲＡＭ５と異なっているからである。

そこで、第１図の本発明のＳＲＡＭ５００を、第７図（
ｂ）に示したＤ　ＲＡ、　Ｍ　５と同様のピン配置にす
れば、第５図のメモリ制御回路２を作り直さなくとも、
ＳＲＡＭ５００を制御できるという効果がある。なぜな
ら、ＳＲＡＭ５００はＤＲＡＭ５と同様の制御ができる
からである。また、ピンの種類も完全に一致しており、
ピン配置をＤＲＡＭ５と同一にすれば、メモリパッケー
ジを差し換えるだけで、装置を今まで通りに動かすこと
ができる。さらに、ＤＲＡＭに比べ、Ｓ　ＲＡ　Ｍは消
費電力が小さいので、ＤＲＡＭのかわりに本発明のＳＲ
ＡＭ５００を差し換えてやるだけで。

情報処理装置全体の消費電力を低減することができる。

特に内蔵バッテリで駆動している装置などでは、その駆
動時間を延ばすことが可能となる。

［発明の効果］ 本発明によれば、ＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭｔ
＆ＤＲＡＭと同様にアドレスを多重化して入力すること
ができ、特にＳＲＡＭでは、メモリ制御をＤＲＡＭと同
じように行うことが可能である。そのため、のＳＲＡＭ
のパッケージ及びピン数をのＤＲＡＭと同一にすること
ができ、パッケージの小型化、情報処理装置の小型化が
できるという効果がある。

また、ＤＲＡＭと同一の制御ができるため、ＤＲＡＭ制
御用メモリ制御回路を用いてＳ　ＲＡＭを制御できるた
め、メモリ制御回路を作り直さなくとも、ＤＲＡＭをＳ
ＲＡＭに差し換えるだけで、消費電力を低減できるとい
う効果がある。

また、マスクＲＯＭ、ＦＲＯＭについてもピン数を低減
でき、パッケージの小型化を図ることができる。

【図面の簡単な説明】

第１図は本発明を用いたＳＲＡＭの内部構成を示すブロ
ック図、第２図は本発明を用いたマスクＲＯＭの内部構
成を示すブロック図、第３図は従来のＳＲＡＭの内部構
成を示すブロック図、第４図は従来のマスクＲＯＭの内
部構成を示すブロック図、第５図はＤＲＡＭを用いた情
報処理装置の構成を示すブロック図、第６図はＳＲＡＭ
を用いた情報処理装置の構成を示すブロック図、第７図
（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）はそれぞ
れＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭ、ＦＲＯＭのパッ
ケージ外観図、第８図は本発明のアドレスを多重人力で
きるマスクＲＯＭまたはＦＲＯＭのパッケージ外観図で
ある。 ４０１，６０１・・・ロウアドレスラッチ、４０２゜６
０２・・・カラムアドレスラッチ、４０５，６０５・・
・制御回路、４０３，６０３・・・ロウアドレスストロ
ーブＲＡＳ、４０４，６０４・・・カラムアドレスス１
〜ローブＣＡＳ。

Claims (1)

1. 【特許請求の範囲】 １）スタティックＲＡＭにおいて、行アドレスを保持す
   る手段と列アドレスを保持する手段とを備え、アドレス
   信号を多重化して入力し、ダイナミックＲＡＭと同様の
   制御を可能としたことを特徴とするスタティックＲＡＭ
   。 ２）パッケージの外部ピン配列をダイナミックＲＡＭと
   同一にしたことを特徴とする請求項１記載のスタティッ
   クＲＡＭ。 ３）ＲＯＭにおいて、行アドレスを保持する手段と列ア
   ドレスを保持する手段とを備え、アドレス信号を多重化
   して入力し、ダイナミック ＲＡＭと同様の制御を可能としたことを特徴とするＲＯ
   Ｍ。 ４）パッケージの外部ピン配列をダイナミックＲＡＭと
   同一にしたことを特徴とする請求項３記載のＲＯＭ。 ５）スタティックＲＡＭにおいて、 行アドレスおよび列アドレスの入力に共用されるアドレ
   ス入力端子と、 行アドレスストローブ信号の入力端子と、 列アドレスストローブ信号の入力端子と、 前記アドレス入力端子に入力された行アドレスを行アド
   レスストローブ信号に従って保持する行アドレス保持手
   段と、 前記アドレス入力端子に入力された列アドレスを列アド
   レスストローブ信号に従って保持する列アドレス保持手
   段と、 前記行アドレス保持手段および列アドレス保持手段によ
   り保持されたアドレスに従って記憶位置が指定されるス
   タティック型のメモリアレイと、 該指定された記憶位置に対して読み書きされるデータの
   入出力端子と を備えたことを特徴とするスタティックＲＡＭ。 ６）前記行アドレスストローブ信号および列アドレスス
   トローブ信号に基づいてチップセレクト信号と等価な信
   号を生成する制御回路を有することを特徴とする請求項
   ５記載のスタティックＲＡＭ。 ７）請求項１または５記載のスタティックＲＡＭにより
   構成した主記憶装置と、該主記憶装置を制御するダイナ
   ミックＲＡＭ用のメモリ制御回路と、該メモリ制御回路
   を介して前記主記憶装置にアクセスする中央処理装置と
   を備えたことを特徴とする情報処理装置。 ８）前記スタティックＲＡＭはバッテリでバックアップ
   されることを特徴とする請求項７記載の情報処理装置。