JPS60109094A - 半導体記憶装置のアドレス情報転送回路 - Google Patents
半導体記憶装置のアドレス情報転送回路Info
- Publication number
- JPS60109094A JPS60109094A JP58217291A JP21729183A JPS60109094A JP S60109094 A JPS60109094 A JP S60109094A JP 58217291 A JP58217291 A JP 58217291A JP 21729183 A JP21729183 A JP 21729183A JP S60109094 A JPS60109094 A JP S60109094A
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- Japan
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- circuit
- lines
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- circuits
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bus Control (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は大面積チップ上に実装された大記憶容量を持つ
半導体記憶装置のアドレス情報転送回路に関するもので
ある。
半導体記憶装置のアドレス情報転送回路に関するもので
ある。
従来技術
従来の半導体記憶装置のアドレスバス構成は、ｎピット
のアドレス情報をｎ本のバスで記憶回路へ転送するアド
レスバス構成であった。したがって、１チツプ上に実装
する記憶容量を大規模化する場合、アドレス空間の増大
に伴って、アドレスバスの本数が増加し、１チツプ上に
占めるアドレスバスの面積が増大し、アドレスバスに欠
陥が生じる確率が増加する、高密度化の障害となるなど
の欠点があった。
のアドレス情報をｎ本のバスで記憶回路へ転送するアド
レスバス構成であった。したがって、１チツプ上に実装
する記憶容量を大規模化する場合、アドレス空間の増大
に伴って、アドレスバスの本数が増加し、１チツプ上に
占めるアドレスバスの面積が増大し、アドレスバスに欠
陥が生じる確率が増加する、高密度化の障害となるなど
の欠点があった。
ところで従来アドレス情報を時分割で転送するアドレス
バス構成として、ｎビットのアドレス情報に対し、ｎ／
２個のアドレス入力端子を設け、Ｖ２ビットのアドレス
データを２回転送する構成をもつ６４ Ｋビットダイナ
ミックメモリ等が知られている。しかしながら、これは
アドレス端子数を減らすことを目的としてお９、半導体
記憶装置内部のパスラインを減らしてパスラインの不良
確率を減少させることを目的としたものではない。後者
の目的で上記の従来構成を半導体記憶装置に適用した場
合、これを使用するにはｎビットのアドレス情報を分割
して２回の転送を行うだめのスイッチ回′路やデータ保
持回路などの付加回路を別に設けなければならないとい
う欠点があった。
バス構成として、ｎビットのアドレス情報に対し、ｎ／
２個のアドレス入力端子を設け、Ｖ２ビットのアドレス
データを２回転送する構成をもつ６４ Ｋビットダイナ
ミックメモリ等が知られている。しかしながら、これは
アドレス端子数を減らすことを目的としてお９、半導体
記憶装置内部のパスラインを減らしてパスラインの不良
確率を減少させることを目的としたものではない。後者
の目的で上記の従来構成を半導体記憶装置に適用した場
合、これを使用するにはｎビットのアドレス情報を分割
して２回の転送を行うだめのスイッチ回′路やデータ保
持回路などの付加回路を別に設けなければならないとい
う欠点があった。
発明の目的
本発明はｎビジトのアドレス情報をｍ本（但しｎ ）
ｍ ）のパスラインを用いて時分割で転送することを特
徴とし１．その目的は、アドレスバスの配線本数を削減
し、アドレスバスラインの占有面積を低減化し、半導体
記憶装置の製造歩留シを向上することにある。
ｍ ）のパスラインを用いて時分割で転送することを特
徴とし１．その目的は、アドレスバスの配線本数を削減
し、アドレスバスラインの占有面積を低減化し、半導体
記憶装置の製造歩留シを向上することにある。
発明の構成及び作用
以下、本発明の構成及び作用について実施例をもとに詳
細に説明する。
細に説明する。
第１図は本発明の第１の実施例であって、アドレス入力
端子が１６個（ＡＯ−Ａ１５ ）でアドレスバスライン
４本を用いた場合のブロック図である。第１図において
、１はアドレス送信部、２はアドレス受信部、３はアド
レス入力端子、４はスイッチ制御用信号線、５はアドレ
スバス・ライン、６は制御パスライン、７はデータ保持
回路制御用信号線、８はクロック入力端子、９はアドレ
ス信号出力端子、１０〜１３は入力される制御信号に応
じて開閉を行うスイッチ回路、１４〜１７は入力される
制御信号に応じてデータの読み込みや保持を行うデータ
保持回路、１８〜１９はデコーダ回路、２０はカウンタ
回路である。
端子が１６個（ＡＯ−Ａ１５ ）でアドレスバスライン
４本を用いた場合のブロック図である。第１図において
、１はアドレス送信部、２はアドレス受信部、３はアド
レス入力端子、４はスイッチ制御用信号線、５はアドレ
スバス・ライン、６は制御パスライン、７はデータ保持
回路制御用信号線、８はクロック入力端子、９はアドレ
ス信号出力端子、１０〜１３は入力される制御信号に応
じて開閉を行うスイッチ回路、１４〜１７は入力される
制御信号に応じてデータの読み込みや保持を行うデータ
保持回路、１８〜１９はデコーダ回路、２０はカウンタ
回路である。
次に、第１図における動作について説明する。
クロック入力端子８に入力されるクロック信号に応じて
カウンタ回路２０の補進が行われ、カウンタ回路２０の
出力信号は制御パスライン６を介してデコーダ回路１８
および１９に入力される。デコーダ回路１８はスイッチ
制御用信号線４全介してスイン↓ 子回路１０〜１３を制御し、アドレス入力端子とアドレ
スバスライン５の接続や分離を行わせる。デコーダ回路
１９はデータ保持回路制御用信号線７を介、してデータ
保持回路１４〜１７を制御し、アドレスバスライン５で
転送されたアドレス信号の読み込みやデータ保持を行わ
せる。
カウンタ回路２０の補進が行われ、カウンタ回路２０の
出力信号は制御パスライン６を介してデコーダ回路１８
および１９に入力される。デコーダ回路１８はスイッチ
制御用信号線４全介してスイン↓ 子回路１０〜１３を制御し、アドレス入力端子とアドレ
スバスライン５の接続や分離を行わせる。デコーダ回路
１９はデータ保持回路制御用信号線７を介、してデータ
保持回路１４〜１７を制御し、アドレスバスライン５で
転送されたアドレス信号の読み込みやデータ保持を行わ
せる。
デコーダ回路１．８ 、１９に所定の信号が入力される
と、スイッチ回路１０およびデータ保持回路１４が選択
され、アドレス信号ＡＯ〜Ａ３がアドレスバス・ライン
５を介してデータ保持回路１４に読み込まれる。次にク
ロック信号がカウンタ回路２０のクロック入力端子８に
入力されカウンタ回路２ｏが補進することにより、スイ
ッチ回路１１とデータ保持回路１５が選択され、アドレ
ス信号Ａ４〜Ａ７がアドレスバスライン５を介して転送
されデータ保持回路１５に読み込まれる。この時、デー
タ保持回路１４はアドレス信号ＡＯ〜Ａ３を保持したま
までいる。以上の動作がアドレス信号へ８〜Ａ１１．ス
イッチ回路１２゜データ保持回路１６およびアドレス信
号Ａ１２〜Ａ１５゜スイッチ回路１３．データ保持回路
１７に対しても行われることにより、データ保持回路１
４〜１’７にアト” （ｆｉ ９ ＡＯ〜Ａ１５が保持
され、アドレスバスライン５の４本と制御バス・ライン
６の２本の３１６本のパスラインで１６個のアドレス信
号ＡＯ−Ａ１５を記憶回路側で得ることができる。なお
、上記の説明では、スイッチ回路１ｏとデータ保持回路
１４が最初に選択される（すなわちアドレス信号ＡＯ−
Ａ３が最初に転送される）として説明したが、選択され
る順序は任意でよい。また、第１図の制御パスライン６
はカウンタ回路２０で駆動されているが、半一導体記憶
装置の外部から直接制御パスライン６を駆動してもよい
。
と、スイッチ回路１０およびデータ保持回路１４が選択
され、アドレス信号ＡＯ〜Ａ３がアドレスバス・ライン
５を介してデータ保持回路１４に読み込まれる。次にク
ロック信号がカウンタ回路２０のクロック入力端子８に
入力されカウンタ回路２ｏが補進することにより、スイ
ッチ回路１１とデータ保持回路１５が選択され、アドレ
ス信号Ａ４〜Ａ７がアドレスバスライン５を介して転送
されデータ保持回路１５に読み込まれる。この時、デー
タ保持回路１４はアドレス信号ＡＯ〜Ａ３を保持したま
までいる。以上の動作がアドレス信号へ８〜Ａ１１．ス
イッチ回路１２゜データ保持回路１６およびアドレス信
号Ａ１２〜Ａ１５゜スイッチ回路１３．データ保持回路
１７に対しても行われることにより、データ保持回路１
４〜１’７にアト” （ｆｉ ９ ＡＯ〜Ａ１５が保持
され、アドレスバスライン５の４本と制御バス・ライン
６の２本の３１６本のパスラインで１６個のアドレス信
号ＡＯ−Ａ１５を記憶回路側で得ることができる。なお
、上記の説明では、スイッチ回路１ｏとデータ保持回路
１４が最初に選択される（すなわちアドレス信号ＡＯ−
Ａ３が最初に転送される）として説明したが、選択され
る順序は任意でよい。また、第１図の制御パスライン６
はカウンタ回路２０で駆動されているが、半一導体記憶
装置の外部から直接制御パスライン６を駆動してもよい
。
第２回は本発明の第２の実施例であって、アドレス入力
端子３からアドレスバスライン５にアドレス信号を転送
する手段と１−で並直列変換回ｒ１１を、アドレスバス
ライン５に転送されたアドレスバス号を読み込み保持す
る手段として直並列変換回路を用いた実施例を示したも
のである。第２図において２１はクロック信号線、２２
は七ノ）・信号線、２３〜２；６は並直列変換回路、２
７〜３０は直並列変換回路である。
端子３からアドレスバスライン５にアドレス信号を転送
する手段と１−で並直列変換回ｒ１１を、アドレスバス
ライン５に転送されたアドレスバス号を読み込み保持す
る手段として直並列変換回路を用いた実施例を示したも
のである。第２図において２１はクロック信号線、２２
は七ノ）・信号線、２３〜２；６は並直列変換回路、２
７〜３０は直並列変換回路である。
茗直列変換回路２３〜２６にはぐ′ｒ々ＡＯ〜Ａ３．Ａ
４〜Ａ７．Ａ８〜Ａ１１．ＡＩ２〜Ａ１．５のアドレス
入力端子３を有し、セット信号線２２で送られるセット
信号によってアドレス信号を読み込み、クロック信号線
２１で送られるクロック信号によって、ＡＯ〜Ａ３．Ａ
４〜Ａ７’、Ａ８〜Ａｌｌ 、 Ａ１２〜Ａ１５のアド
レス信号を各々直列データに変換し、アドレスバスライ
ン５に転送する。直並列変換回路２７〜３０はクロック
信号線２１で送られるクロック信号によってアドレスバ
スライン５に伝送される直列データを読み込むとともに
、順次データをシフトし、並列データに変換して保持す
る。以上の動作によシ、アドレスバスライン５の４本と
クロック信号線２１０１本の計５本のパスラインによっ
て１６個のアドレス信号を記憶回路側で得ることができ
る。
４〜Ａ７．Ａ８〜Ａ１１．ＡＩ２〜Ａ１．５のアドレス
入力端子３を有し、セット信号線２２で送られるセット
信号によってアドレス信号を読み込み、クロック信号線
２１で送られるクロック信号によって、ＡＯ〜Ａ３．Ａ
４〜Ａ７’、Ａ８〜Ａｌｌ 、 Ａ１２〜Ａ１５のアド
レス信号を各々直列データに変換し、アドレスバスライ
ン５に転送する。直並列変換回路２７〜３０はクロック
信号線２１で送られるクロック信号によってアドレスバ
スライン５に伝送される直列データを読み込むとともに
、順次データをシフトし、並列データに変換して保持す
る。以上の動作によシ、アドレスバスライン５の４本と
クロック信号線２１０１本の計５本のパスラインによっ
て１６個のアドレス信号を記憶回路側で得ることができ
る。
第３図は記憶回路部が複数ユニットに分割された半導体
記憶装置４０に本発明を応用した例であり、アドレス送
信部１はアドレス入力端子３の近傍におかれ、アドレス
受信部２線各記憶回路Ｍ側におかれ、それぞれが共通の
パスライン４５で接続され、アドレス入力端子３から入
力端れるアドレス信号はアドレス送信部１によって時分
割でパスラインに転送され、アドレス受信部２は転送さ
れたアドレス信号を受けとって各記憶回路Ｍヘアドレス
信号を供給する。
記憶装置４０に本発明を応用した例であり、アドレス送
信部１はアドレス入力端子３の近傍におかれ、アドレス
受信部２線各記憶回路Ｍ側におかれ、それぞれが共通の
パスライン４５で接続され、アドレス入力端子３から入
力端れるアドレス信号はアドレス送信部１によって時分
割でパスラインに転送され、アドレス受信部２は転送さ
れたアドレス信号を受けとって各記憶回路Ｍヘアドレス
信号を供給する。
なお、第１図のカウンタ回路加用のクロック信号を発生
する発振回路を半導体記憶装置内に設けることにより、
外部からのクロック信号は不要となる。
する発振回路を半導体記憶装置内に設けることにより、
外部からのクロック信号は不要となる。
発明の詳細
な説明したように、パスライン本数を削減できるため、
アドレス空間が大きく長距離ノ（スラインを必要とする
半導体記憶装置に適用することにより、パスラインの面
精が大きく）くスラ、インの欠陥のために製造が困難で
あった半導体記憶装置の製造歩留りを向上することがで
きる。
アドレス空間が大きく長距離ノ（スラインを必要とする
半導体記憶装置に適用することにより、パスラインの面
精が大きく）くスラ、インの欠陥のために製造が困難で
あった半導体記憶装置の製造歩留りを向上することがで
きる。
第１図および第２図は本発明のそれぞれ第１および第２
の実施例のブロック図、第３図は本発明を記憶回路部が
複数ユニットに分割された半導体記憶装置に応用した例
を示すブロック図でちる。 １・・・アドレス送信部、２・・・アドレス漫信部、３
・・・アドレス入力端子、４・・・スイッチ制御用信号
線、５・・・アドレスバスライン、６・・・制御ノくス
ライン、７・・・データ保持回路制御用信号面、８・・
・クロック入力端子、９・・・アドレス信号出力端子、
１０〜１３・・・スイッチ回路、１４〜１７・・・デー
タ保持回路、１８〜１９・・・デコーダ回路、２０・・
・カウンタ回路、２１・・・クロック信号線、２２・・
・セット信号線、２３〜２６・・・並直夕１ｊ変換回路
、２７〜３０・・・直並列変換回路。 特許用願人 日本電信電話公社 代理人弁理士 玉 蟲 久五部 （外２名）第２図 第・３図
の実施例のブロック図、第３図は本発明を記憶回路部が
複数ユニットに分割された半導体記憶装置に応用した例
を示すブロック図でちる。 １・・・アドレス送信部、２・・・アドレス漫信部、３
・・・アドレス入力端子、４・・・スイッチ制御用信号
線、５・・・アドレスバスライン、６・・・制御ノくス
ライン、７・・・データ保持回路制御用信号面、８・・
・クロック入力端子、９・・・アドレス信号出力端子、
１０〜１３・・・スイッチ回路、１４〜１７・・・デー
タ保持回路、１８〜１９・・・デコーダ回路、２０・・
・カウンタ回路、２１・・・クロック信号線、２２・・
・セット信号線、２３〜２６・・・並直夕１ｊ変換回路
、２７〜３０・・・直並列変換回路。 特許用願人 日本電信電話公社 代理人弁理士 玉 蟲 久五部 （外２名）第２図 第・３図
Claims (1)
- 入力されたｎピットのアドレス情報をｍ本、但しｍ（ｎ
、のアドレスバスに時分割で転送するアドレス送信手段
と、前記ｍ本のアドレスバスを介して転送されたアドレ
ス情報を再び前記ｎピットのアドレス情報にもどすアド
レス喪信手段と、および前記両手段を同期させて前記ｎ
ビットのアドレス情報を受授させる制御手段からなるこ
とを特徴とする半導体記憶装置のアドレス情報転送回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217291A JPS60109094A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置のアドレス情報転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217291A JPS60109094A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置のアドレス情報転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109094A true JPS60109094A (ja) | 1985-06-14 |
Family
ID=16701832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217291A Pending JPS60109094A (ja) | 1983-11-18 | 1983-11-18 | 半導体記憶装置のアドレス情報転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09128957A (ja) * | 1995-10-13 | 1997-05-16 | Gotai Handotai Kofun Yugenkoshi | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 |
-
1983
- 1983-11-18 JP JP58217291A patent/JPS60109094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09128957A (ja) * | 1995-10-13 | 1997-05-16 | Gotai Handotai Kofun Yugenkoshi | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 |
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