JPH04236650A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH04236650A JPH04236650A JP472491A JP472491A JPH04236650A JP H04236650 A JPH04236650 A JP H04236650A JP 472491 A JP472491 A JP 472491A JP 472491 A JP472491 A JP 472491A JP H04236650 A JPH04236650 A JP H04236650A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- word
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000006243 chemical reaction Methods 0.000 claims description 37
- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 230000004913 activation Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、所定ビット幅のデータ
を、データ転送制御装置の制御の下に、複数の装置間で
転送する情報処理システムにおけるデータ転送方式に関
する。
を、データ転送制御装置の制御の下に、複数の装置間で
転送する情報処理システムにおけるデータ転送方式に関
する。
【０００２】
【従来の技術】図４は本発明の対象となる情報処理シス
テムの一例を示す図であり、図５は従来ある入出力制御
装置の一例を示す図である。
テムの一例を示す図であり、図５は従来ある入出力制御
装置の一例を示す図である。
【０００３】図４においては、中央制御装置（ＣＣ）１
および主記憶装置（ＭＭ）２がチャネル制御装置（ＣＨ
Ｃ）３を介してシステムバス４に接続されており、また
システムバス４には、複数の入出力装置（ＩＯ）６が入
出力制御装置（ＩＯＣ）５を介して接続されている。
および主記憶装置（ＭＭ）２がチャネル制御装置（ＣＨ
Ｃ）３を介してシステムバス４に接続されており、また
システムバス４には、複数の入出力装置（ＩＯ）６が入
出力制御装置（ＩＯＣ）５を介して接続されている。
【０００４】各入出力制御装置（ＩＯＣ）５は、図５に
示される如く、プロセッサ（ＣＰＵ）５１、メモリユニ
ット（ＭＵ）５２およびダイレクトメモリアクセス制御
部（ＤＭＡＣ）５３を具備しており、内部バス５４を経
由して相互に接続されている。
示される如く、プロセッサ（ＣＰＵ）５１、メモリユニ
ット（ＭＵ）５２およびダイレクトメモリアクセス制御
部（ＤＭＡＣ）５３を具備しており、内部バス５４を経
由して相互に接続されている。
【０００５】なお内部バス５４は、一乃至複数の入出力
装置（ＩＯ）６に接続されると共に、システムバス４に
も接続されている。ダイレクトメモリアクセス制御部（
ＤＭＡＣ）５３は、プロセッサ（ＣＰＵ）５１の制御の
下に、入出力装置（ＩＯ）６から抽出したデータを、シ
ステムバス４およびチャネル制御装置（ＣＨＣ）３を経
由して主記憶装置（ＭＭ）２に転送・格納し、また主記
憶装置（ＭＭ）２から抽出したデータを、チャネル制御
装置（ＣＨＣ）３、システムバス４および内部バス５４
を経由して入出力装置（ＩＯ）６に転送・格納する。
装置（ＩＯ）６に接続されると共に、システムバス４に
も接続されている。ダイレクトメモリアクセス制御部（
ＤＭＡＣ）５３は、プロセッサ（ＣＰＵ）５１の制御の
下に、入出力装置（ＩＯ）６から抽出したデータを、シ
ステムバス４およびチャネル制御装置（ＣＨＣ）３を経
由して主記憶装置（ＭＭ）２に転送・格納し、また主記
憶装置（ＭＭ）２から抽出したデータを、チャネル制御
装置（ＣＨＣ）３、システムバス４および内部バス５４
を経由して入出力装置（ＩＯ）６に転送・格納する。
【０００６】なおダイレクトメモリアクセス制御部（Ｄ
ＭＡＣ）５３は、データを抽出する際に転送元領域を指
定するアドレスを内部バス５４に送出し、またデータを
転送・格納する際に転送先領域を指定するアドレスを内
部バス５４に送出する。
ＭＡＣ）５３は、データを抽出する際に転送元領域を指
定するアドレスを内部バス５４に送出し、またデータを
転送・格納する際に転送先領域を指定するアドレスを内
部バス５４に送出する。
【０００７】ここで、入出力装置（ＩＯ）６が３２ビッ
ト幅のデータを送受信するものとすると、ダイレクトメ
モリアクセス制御部（ＤＭＡＣ）５３および内部バス５
４は、それぞれ３２ビット幅のデータを転送可能な如く
構成されており、またダイレクトメモリアクセス制御部
（ＤＭＡＣ）５３が内部バス５４に送出するアドレスは
バイト形式で、４バイト単位に更新される。
ト幅のデータを送受信するものとすると、ダイレクトメ
モリアクセス制御部（ＤＭＡＣ）５３および内部バス５
４は、それぞれ３２ビット幅のデータを転送可能な如く
構成されており、またダイレクトメモリアクセス制御部
（ＤＭＡＣ）５３が内部バス５４に送出するアドレスは
バイト形式で、４バイト単位に更新される。
【０００８】一方、中央制御装置（ＣＣ）１、主記憶装
置（ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシ
ステムバス４も３２ビット幅のデータを処理する場合に
は、ダイレクトメモリアクセス制御部（ＤＭＡＣ）５３
が内部バス５４に送出するアドレスにより、主記憶装置
（ＭＭ）２上の転送元領域および転送先領域を指定し、
３２ビット幅のデータを転送可能であるが、中央制御装
置（ＣＣ）１、主記憶装置（ＭＭ）２、チャネル制御装
置（ＣＨＣ）３およびシステムバス４が１６ビット幅の
データしか処理出来ぬ場合には、３２ビット幅のデータ
しか転送出来ぬダイレクトメモリアクセス制御部（ＤＭ
ＡＣ）５３は、システムバス４を経由して主記憶装置（
ＭＭ）２との間で１６ビット幅のデータを転送すること
が不可能である。
置（ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシ
ステムバス４も３２ビット幅のデータを処理する場合に
は、ダイレクトメモリアクセス制御部（ＤＭＡＣ）５３
が内部バス５４に送出するアドレスにより、主記憶装置
（ＭＭ）２上の転送元領域および転送先領域を指定し、
３２ビット幅のデータを転送可能であるが、中央制御装
置（ＣＣ）１、主記憶装置（ＭＭ）２、チャネル制御装
置（ＣＨＣ）３およびシステムバス４が１６ビット幅の
データしか処理出来ぬ場合には、３２ビット幅のデータ
しか転送出来ぬダイレクトメモリアクセス制御部（ＤＭ
ＡＣ）５３は、システムバス４を経由して主記憶装置（
ＭＭ）２との間で１６ビット幅のデータを転送すること
が不可能である。
【０００９】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある入出力制御装置（ＩＯＣ）５において
は、３２ビット幅のデータを送受信する入出力装置（Ｉ
Ｏ）６と、１６ビット幅のデータを送受信する主記憶装
置（ＭＭ）２との間で、データを転送することは不可能
であった。
な如く、従来ある入出力制御装置（ＩＯＣ）５において
は、３２ビット幅のデータを送受信する入出力装置（Ｉ
Ｏ）６と、１６ビット幅のデータを送受信する主記憶装
置（ＭＭ）２との間で、データを転送することは不可能
であった。
【００１０】本発明は、一種類のビット幅を有するデー
タのみの転送制御機能を具備するデータ転送制御装置の
機能変更を行うこと無く、ビット幅の異なるデータを送
受信する装置間のデータ転送を可能とすることを目的と
する。
タのみの転送制御機能を具備するデータ転送制御装置の
機能変更を行うこと無く、ビット幅の異なるデータを送
受信する装置間のデータ転送を可能とすることを目的と
する。
【００１１】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１００は装置、３００はデ
ータ転送制御装置、２００は装置１００およびデータ転
送制御装置３００を接続するバス、４００は部分語装置
である。
す図である。図１において、１００は装置、３００はデ
ータ転送制御装置、２００は装置１００およびデータ転
送制御装置３００を接続するバス、４００は部分語装置
である。
【００１２】データ転送制御装置３００は、各装置１０
０間で、予め定められたビット幅を有するデータの転送
を制御する。部分語装置４００は、前述のビット幅の整
数分の一のビット幅を有する部分データを送受信する。
０間で、予め定められたビット幅を有するデータの転送
を制御する。部分語装置４００は、前述のビット幅の整
数分の一のビット幅を有する部分データを送受信する。
【００１３】５００は、本発明により部分語装置４００
をバス２００を接続する為に設けられた変換回路である
。５０１は、本発明により変換回路５００に設けられた
データ多重分離手段である。
をバス２００を接続する為に設けられた変換回路である
。５０１は、本発明により変換回路５００に設けられた
データ多重分離手段である。
【００１４】５０２は、本発明により変換回路５００に
設けられたアドレス変換手段である。
設けられたアドレス変換手段である。
【００１５】
【作用】データ多重分離手段５０１は、バス２００から
伝達されるデータを複数個の部分データに分離して順次
部分語装置４００に伝達し、且つ部分語装置４００から
伝達される複数個の部分データを結合してデータを作成
してバス２００に伝達する。
伝達されるデータを複数個の部分データに分離して順次
部分語装置４００に伝達し、且つ部分語装置４００から
伝達される複数個の部分データを結合してデータを作成
してバス２００に伝達する。
【００１６】アドレス変換手段５０２は、バス２００か
ら伝達されるデータに対応するアドレスを、対応する各
部分データに対応する部分アドレスに変換して部分語装
置４００に伝達する。
ら伝達されるデータに対応するアドレスを、対応する各
部分データに対応する部分アドレスに変換して部分語装
置４００に伝達する。
【００１７】なおデータ多重分離手段５０１は、バス２
００から伝達される３２ビット幅を有するデータを、そ
れぞれ１６ビット幅を有する二組の部分データに分離し
て部分語装置４００に伝達し、且つ部分語装置４００か
ら伝達されるそれぞれ１６ビット幅を有する二個の部分
データから３２ビット幅を有するデータを合成すること
が考慮される。
００から伝達される３２ビット幅を有するデータを、そ
れぞれ１６ビット幅を有する二組の部分データに分離し
て部分語装置４００に伝達し、且つ部分語装置４００か
ら伝達されるそれぞれ１６ビット幅を有する二個の部分
データから３２ビット幅を有するデータを合成すること
が考慮される。
【００１８】従って、一種類のビット幅を有するデータ
のみの転送をデータ転送制御装置により制御されるバス
に、整数分の一のビット幅を有する部分データを送受信
する装置を接続可能となり、データ転送制御装置の機能
を変更すること無く当該情報処理システムの融通性が向
上する。
のみの転送をデータ転送制御装置により制御されるバス
に、整数分の一のビット幅を有する部分データを送受信
する装置を接続可能となり、データ転送制御装置の機能
を変更すること無く当該情報処理システムの融通性が向
上する。
【００１９】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による入出力制御装置を示
す図であり、図３は図２におけるバス変換回路の一例を
示す図である。なお、全図を通じて同一符号は同一対象
物を示す。また対象とする情報処理システムは図４に示
す通りとする。
る。図２は本発明の一実施例による入出力制御装置を示
す図であり、図３は図２におけるバス変換回路の一例を
示す図である。なお、全図を通じて同一符号は同一対象
物を示す。また対象とする情報処理システムは図４に示
す通りとする。
【００２０】図２および図４においては、図１における
装置１００として入出力装置（ＩＯ）６が示され、また
図１におけるバス２００として内部バス５４が示され、
また図１におけるデータ転送制御装置３００としてダイ
レクトメモリアクセス制御部（ＤＭＡＣ）５３が示され
、また図１における部分語装置４００としてシステムバ
ス４、チャネル制御装置（ＣＨＣ）３、主記憶装置（Ｍ
Ｍ）２および中央制御装置（ＣＣ）１が示され、また図
１における変換回路５００としてバス変換回路７が設け
られている。
装置１００として入出力装置（ＩＯ）６が示され、また
図１におけるバス２００として内部バス５４が示され、
また図１におけるデータ転送制御装置３００としてダイ
レクトメモリアクセス制御部（ＤＭＡＣ）５３が示され
、また図１における部分語装置４００としてシステムバ
ス４、チャネル制御装置（ＣＨＣ）３、主記憶装置（Ｍ
Ｍ）２および中央制御装置（ＣＣ）１が示され、また図
１における変換回路５００としてバス変換回路７が設け
られている。
【００２１】また図３においては、図１におけるデータ
多重分離手段５０１として制御部７４により制御される
書込ラッチゲート（ＬＧＷ ）７１ＷＬ、７１ＷＵ、読
出ラッチゲート（ＬＧＲ ）７１ＲＬ、７１ＲＵ、書込
ゲート（ＧＷ ）７２Ｗ および読出ゲート（ＧＲ ）
７２Ｒ が設けられ、また図１におけるアドレス変換手
段５０２として制御部７４により制御されるアドレス変
換部（ＡＤＣ）７３が設けられている。
多重分離手段５０１として制御部７４により制御される
書込ラッチゲート（ＬＧＷ ）７１ＷＬ、７１ＷＵ、読
出ラッチゲート（ＬＧＲ ）７１ＲＬ、７１ＲＵ、書込
ゲート（ＧＷ ）７２Ｗ および読出ゲート（ＧＲ ）
７２Ｒ が設けられ、また図１におけるアドレス変換手
段５０２として制御部７４により制御されるアドレス変
換部（ＡＤＣ）７３が設けられている。
【００２２】なお書込ラッチゲート（ＬＧＷ ）７１Ｗ
Ｌ、７１ＷＵ、読出ラッチゲート（ＬＧＲ ）７１ＲＬ
、７１ＲＵ、書込ゲート（ＧＷ ）７２Ｗ および読出
ゲート（ＧＲ ）７２Ｒ は、制御部７４から第一活性
化信号Ｋ１ または第二活性化信号Ｋ２ を伝達されぬ
場合には不活性状態にあり、データ線７５Ｌ 、７５Ｕ
、７６Ｌ および７６Ｕ に対して高インピーダンス
状態を示す。
Ｌ、７１ＷＵ、読出ラッチゲート（ＬＧＲ ）７１ＲＬ
、７１ＲＵ、書込ゲート（ＧＷ ）７２Ｗ および読出
ゲート（ＧＲ ）７２Ｒ は、制御部７４から第一活性
化信号Ｋ１ または第二活性化信号Ｋ２ を伝達されぬ
場合には不活性状態にあり、データ線７５Ｌ 、７５Ｕ
、７６Ｌ および７６Ｕ に対して高インピーダンス
状態を示す。
【００２３】またデータ線７５Ｌ は、内部バス５４の
内の、３２ビット幅を有するデータ（以後一語データＤ
Ｆ と称する）を転送するデータバスの内、下位１６ビ
ットを転送するデータ線に接続され、またデータ線７５
Ｕ は、内部バス５４の内の一語データＤＦ を転送す
るデータバスの内、上位１６ビットを転送するデータ線
に接続され、またデータ線７６Ｕ は、システムバス４
が１６ビット幅を有するデータ（以後半語データＤＨ
と称する）を転送する場合には、システムバス４の内の
半語データＤＨ を転送するデータバスに接続され、ま
たデータ線７６Ｌは、システムバス４が半語データＤＨ
を転送する場合には、システムバス４には接続されな
いが、システムバス４が３２ビット幅を有する一語デー
タＤＦ を転送する場合には、システムバス４の内の、
下位１６ビットを転送するデータ線に接続される。なお
システムバス４が一語データＤＦを転送する場合には、
データ線７６Ｕ は、システムバス４の内の上位１６ビ
ットを転送するデータ線に接続される。
内の、３２ビット幅を有するデータ（以後一語データＤ
Ｆ と称する）を転送するデータバスの内、下位１６ビ
ットを転送するデータ線に接続され、またデータ線７５
Ｕ は、内部バス５４の内の一語データＤＦ を転送す
るデータバスの内、上位１６ビットを転送するデータ線
に接続され、またデータ線７６Ｕ は、システムバス４
が１６ビット幅を有するデータ（以後半語データＤＨ
と称する）を転送する場合には、システムバス４の内の
半語データＤＨ を転送するデータバスに接続され、ま
たデータ線７６Ｌは、システムバス４が半語データＤＨ
を転送する場合には、システムバス４には接続されな
いが、システムバス４が３２ビット幅を有する一語デー
タＤＦ を転送する場合には、システムバス４の内の、
下位１６ビットを転送するデータ線に接続される。なお
システムバス４が一語データＤＦを転送する場合には、
データ線７６Ｕ は、システムバス４の内の上位１６ビ
ットを転送するデータ線に接続される。
【００２４】またアドレス線７７Ｌ は、内部バス５４
の内の、アドレスを転送するアドレスバスの内、下位２
ビットを転送するアドレス線に接続され、またアドレス
線７７Ｕ は、内部バス５４の内のアドレスバスの内、
下位２ビット以外を転送するアドレス線に接続され、ま
たアドレス線７８Ｌ は、システムバス４の内の、アド
レスを転送するアドレスバスの内、下位２ビットを転送
するアドレス線に接続され、またアドレス線７８Ｕは、
システムバス４の内のアドレスバスの内、下位２ビット
以外を転送するアドレス線に接続される。
の内の、アドレスを転送するアドレスバスの内、下位２
ビットを転送するアドレス線に接続され、またアドレス
線７７Ｕ は、内部バス５４の内のアドレスバスの内、
下位２ビット以外を転送するアドレス線に接続され、ま
たアドレス線７８Ｌ は、システムバス４の内の、アド
レスを転送するアドレスバスの内、下位２ビットを転送
するアドレス線に接続され、またアドレス線７８Ｕは、
システムバス４の内のアドレスバスの内、下位２ビット
以外を転送するアドレス線に接続される。
【００２５】また制御線７９は、内部バス５４の内の読
出書込信号Ｒ／Ｗを転送する制御線に接続され、また制
御線８０は、システムバス４の内の読出書込信号Ｒ／Ｗ
を転送する制御線に接続され、また制御線８１は、シス
テムバス４の内の中央制御装置（ＣＣ）１、主記憶装置
（ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシス
テムバス４が３２ビット幅を有する一語データＤＦ を
処理するか、或いは１６ビット幅を有する半語データＤ
Ｈ を処理するかを識別する半語信号Ｈ（一語データＤ
Ｆ を処理する場合は論理“０”に設定され、半語デー
タＤＨ を処理する場合には論理“１”に設定される）
を転送する制御線に接続される。
出書込信号Ｒ／Ｗを転送する制御線に接続され、また制
御線８０は、システムバス４の内の読出書込信号Ｒ／Ｗ
を転送する制御線に接続され、また制御線８１は、シス
テムバス４の内の中央制御装置（ＣＣ）１、主記憶装置
（ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシス
テムバス４が３２ビット幅を有する一語データＤＦ を
処理するか、或いは１６ビット幅を有する半語データＤ
Ｈ を処理するかを識別する半語信号Ｈ（一語データＤ
Ｆ を処理する場合は論理“０”に設定され、半語デー
タＤＨ を処理する場合には論理“１”に設定される）
を転送する制御線に接続される。
【００２６】図２においても、入出力装置（ＩＯ）６は
３２ビット幅を有する一語データＤＦ を内部バス５４
を経由して送受信し、ダイレクトメモリアクセス制御部
（ＤＭＡＣ）５３は一語データＤＦ のみの転送を制御
し、また中央制御装置（ＣＣ）１および主記憶装置（Ｍ
Ｍ）２は１６ビット幅を有する半語データＤＨ をシス
テムバス４を経由して送受信するものとし、またダイレ
クトメモリアクセス制御部（ＤＭＡＣ）５３が内部バス
５４に送出する転送元および転送先を指定するアドレス
（以後一語アドレスＡＦ と称する）はバイト形式であ
り、４バイト単位に更新されるものとする。
３２ビット幅を有する一語データＤＦ を内部バス５４
を経由して送受信し、ダイレクトメモリアクセス制御部
（ＤＭＡＣ）５３は一語データＤＦ のみの転送を制御
し、また中央制御装置（ＣＣ）１および主記憶装置（Ｍ
Ｍ）２は１６ビット幅を有する半語データＤＨ をシス
テムバス４を経由して送受信するものとし、またダイレ
クトメモリアクセス制御部（ＤＭＡＣ）５３が内部バス
５４に送出する転送元および転送先を指定するアドレス
（以後一語アドレスＡＦ と称する）はバイト形式であ
り、４バイト単位に更新されるものとする。
【００２７】従って、システムバス４からバス変換回路
７の制御線８１には、論理“１”に設定された半語信号
Ｈが転送されていることとなる。図２乃至図４において
、最初に、ダイレクトメモリアクセス制御部（ＤＭＡＣ
）５３が入出力装置（ＩＯ）６から３２ビット幅の一語
データＤＦ を抽出し、システムバス４およびチャネル
制御装置（ＣＨＣ）３を経由して主記憶装置（ＭＭ）２
に転送するものとする。
７の制御線８１には、論理“１”に設定された半語信号
Ｈが転送されていることとなる。図２乃至図４において
、最初に、ダイレクトメモリアクセス制御部（ＤＭＡＣ
）５３が入出力装置（ＩＯ）６から３２ビット幅の一語
データＤＦ を抽出し、システムバス４およびチャネル
制御装置（ＣＨＣ）３を経由して主記憶装置（ＭＭ）２
に転送するものとする。
【００２８】かかる場合にダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に、転送すべき一語データＤＦ と、主記憶
装置（ＭＭ）２内の転送先領域を指定する一語アドレス
ＡＦと、書込状態に設定された読出書込信号Ｒ／Ｗとを
伝達する。
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に、転送すべき一語データＤＦ と、主記憶
装置（ＭＭ）２内の転送先領域を指定する一語アドレス
ＡＦと、書込状態に設定された読出書込信号Ｒ／Ｗとを
伝達する。
【００２９】一語データＤＦ の内、下位１６ビットは
データ線７５Ｌ を経由してバス変換回路７に伝達され
、上位１６ビットはデータ線７５Ｕ を経由してバス変
換回路７に伝達され、また一語アドレスＡＦ の内、下
位２ビットはアドレス線７７Ｌ を経由してバス変換回
路７に伝達され、下位２ビット以外はアドレス線７７Ｕ
を経由してバス変換回路７に伝達され、また読出書込
信号Ｒ／Ｗは制御線７９を経由してバス変換回路７に伝
達される。
データ線７５Ｌ を経由してバス変換回路７に伝達され
、上位１６ビットはデータ線７５Ｕ を経由してバス変
換回路７に伝達され、また一語アドレスＡＦ の内、下
位２ビットはアドレス線７７Ｌ を経由してバス変換回
路７に伝達され、下位２ビット以外はアドレス線７７Ｕ
を経由してバス変換回路７に伝達され、また読出書込
信号Ｒ／Ｗは制御線７９を経由してバス変換回路７に伝
達される。
【００３０】なお一語アドレスＡＦ の下位２ビットは
、４バイト単位で更新される一語アドレスＡＦ におい
ては、常に論理“００”に設定されている。バス変換回
路７においては、制御部７４が内部バス５４内の制御線
７９を経由して伝達される読出書込信号Ｒ／Ｗ（書込状
態）を受信すると、アドレス変換部（ＡＤＣ）７３に第
一制御信号Ｃ１ を伝達し、また書込ラッチゲート（Ｌ
ＧＷ ）７１ＷＬおよび７１ＷＵに第一活性化信号Ｋ１
を伝達する。
、４バイト単位で更新される一語アドレスＡＦ におい
ては、常に論理“００”に設定されている。バス変換回
路７においては、制御部７４が内部バス５４内の制御線
７９を経由して伝達される読出書込信号Ｒ／Ｗ（書込状
態）を受信すると、アドレス変換部（ＡＤＣ）７３に第
一制御信号Ｃ１ を伝達し、また書込ラッチゲート（Ｌ
ＧＷ ）７１ＷＬおよび７１ＷＵに第一活性化信号Ｋ１
を伝達する。
【００３１】第一制御信号Ｃ１ を伝達されたアドレス
変換部（ＡＤＣ）７３は、アドレス線７７Ｌ を経由し
て伝達された一語アドレスＡＦ の下位２ビットと、ア
ドレス線７７Ｕ を経由して伝達された一語アドレスＡ
Ｆ の下位２ビット以外とを、それぞれアドレス線７８
Ｌ および７８Ｕ を経由してシステムバス４に、第一
の半語アドレスＡＨ として転送する。
変換部（ＡＤＣ）７３は、アドレス線７７Ｌ を経由し
て伝達された一語アドレスＡＦ の下位２ビットと、ア
ドレス線７７Ｕ を経由して伝達された一語アドレスＡ
Ｆ の下位２ビット以外とを、それぞれアドレス線７８
Ｌ および７８Ｕ を経由してシステムバス４に、第一
の半語アドレスＡＨ として転送する。
【００３２】また第一活性化信号Ｋ１ を伝達された書
込ラッチゲート（ＬＧＷ ）７１ＷＬおよび７１ＷＵは
、それぞれデータ線７５Ｌ および７５Ｕ を経由して
伝達された一語データＤＦ の下位１６ビットおよび上
位１６ビットを受信し、保持する。然し書込ラッチゲー
ト（ＬＧＷ ）７１ＷＬおよび７１ＷＵは、保持した一
語データＤＦ の下位１６ビットおよび上位１６ビット
を、未だデータ線７６Ｌ および７６Ｕ には出力して
いない。
込ラッチゲート（ＬＧＷ ）７１ＷＬおよび７１ＷＵは
、それぞれデータ線７５Ｌ および７５Ｕ を経由して
伝達された一語データＤＦ の下位１６ビットおよび上
位１６ビットを受信し、保持する。然し書込ラッチゲー
ト（ＬＧＷ ）７１ＷＬおよび７１ＷＵは、保持した一
語データＤＦ の下位１６ビットおよび上位１６ビット
を、未だデータ線７６Ｌ および７６Ｕ には出力して
いない。
【００３３】続いて制御部７４は、書込ラッチゲート（
ＬＧＷ ）７１ＷＬに第二活性化信号Ｋ２ を伝達し、
また書込ゲート（ＧＷ ）７２Ｗ に第一活性化信号Ｋ
１ を伝達すると共に、制御線８０を経由してシステム
バス４に、読出書込信号Ｒ／Ｗ（書込状態）を送出する
。
ＬＧＷ ）７１ＷＬに第二活性化信号Ｋ２ を伝達し、
また書込ゲート（ＧＷ ）７２Ｗ に第一活性化信号Ｋ
１ を伝達すると共に、制御線８０を経由してシステム
バス４に、読出書込信号Ｒ／Ｗ（書込状態）を送出する
。
【００３４】第二活性化信号Ｋ２ を伝達された書込ラ
ッチゲート（ＬＧＷ ）７１ＷＬは、保持中の一語デー
タＤＦ の下位１６ビットを、第一の半語データＤＨ
として、データ線７６Ｌに送出する。
ッチゲート（ＬＧＷ ）７１ＷＬは、保持中の一語デー
タＤＦ の下位１６ビットを、第一の半語データＤＨ
として、データ線７６Ｌに送出する。
【００３５】また第一活性化信号Ｋ１ を伝達された書
込ゲート（ＧＷ ）７２Ｗ は、書込ラッチゲート（Ｌ
ＧＷ ）７１ＷＬからデータ線７６Ｌ に送出された第
一の半語データＤＨ を、データ線７６Ｕ を経由して
システムバス４に送出する。
込ゲート（ＧＷ ）７２Ｗ は、書込ラッチゲート（Ｌ
ＧＷ ）７１ＷＬからデータ線７６Ｌ に送出された第
一の半語データＤＨ を、データ線７６Ｕ を経由して
システムバス４に送出する。
【００３６】システムバス４に送出された第一の半語ア
ドレスＡＨ 、第一の半語データＤＨ 、並びに読出書
込信号Ｒ／Ｗ（書込状態）が、チャネル制御装置（ＣＨ
Ｃ）３を経由して主記憶装置（ＭＭ）２に伝達されるこ
とにより、主記憶装置（ＭＭ）２の第一の半語アドレス
ＡＨ により指定される第一の転送先領域に、第一の半
語データＤＨ が格納される。
ドレスＡＨ 、第一の半語データＤＨ 、並びに読出書
込信号Ｒ／Ｗ（書込状態）が、チャネル制御装置（ＣＨ
Ｃ）３を経由して主記憶装置（ＭＭ）２に伝達されるこ
とにより、主記憶装置（ＭＭ）２の第一の半語アドレス
ＡＨ により指定される第一の転送先領域に、第一の半
語データＤＨ が格納される。
【００３７】次に制御部７４は、アドレス変換部（ＡＤ
Ｃ）７３に第二制御信号Ｃ２ を伝達し、また書込ゲー
ト（ＧＷ ）７２Ｗ に伝達中の第一活性化信号Ｋ１
を伝達停止する。
Ｃ）７３に第二制御信号Ｃ２ を伝達し、また書込ゲー
ト（ＧＷ ）７２Ｗ に伝達中の第一活性化信号Ｋ１
を伝達停止する。
【００３８】第二制御信号Ｃ２ を伝達されたアドレス
変換部（ＡＤＣ）７３は、アドレス線７７Ｕ を経由し
て伝達された一語アドレスＡＦ の下位２ビット以外は
その儘、アドレス線７８Ｕ を経由してシステムバス４
に転送するが、アドレス線７７Ｌ を経由して伝達され
た一語アドレスＡＦ の下位２ビット（論理“００”）
は論理“１０”に変換し、アドレス線７８Ｌ を経由し
てシステムバス４に送出する。
変換部（ＡＤＣ）７３は、アドレス線７７Ｕ を経由し
て伝達された一語アドレスＡＦ の下位２ビット以外は
その儘、アドレス線７８Ｕ を経由してシステムバス４
に転送するが、アドレス線７７Ｌ を経由して伝達され
た一語アドレスＡＦ の下位２ビット（論理“００”）
は論理“１０”に変換し、アドレス線７８Ｌ を経由し
てシステムバス４に送出する。
【００３９】その結果、アドレス線７８Ｕ および７８
Ｌ を経由してシステムバス４に送出されていた第一の
半語アドレスＡＨ は、２バイト単位で第二の半語アド
レスＡＨ に更新されたこととなる。
Ｌ を経由してシステムバス４に送出されていた第一の
半語アドレスＡＨ は、２バイト単位で第二の半語アド
レスＡＨ に更新されたこととなる。
【００４０】また第一活性化信号Ｋ１ を伝達停止され
た書込ゲート（ＧＷ ）７２Ｗ は、書込ラッチゲート
（ＬＧＷ ）７１ＷＬからデータ線７６Ｌ に送出され
ていた第一の半語データＤＨ を、データ線７６Ｕ に
送出しなくなる。
た書込ゲート（ＧＷ ）７２Ｗ は、書込ラッチゲート
（ＬＧＷ ）７１ＷＬからデータ線７６Ｌ に送出され
ていた第一の半語データＤＨ を、データ線７６Ｕ に
送出しなくなる。
【００４１】続いて制御部７４は、書込ラッチゲート（
ＬＧＷ ）７１ＷＵに第二活性化信号Ｋ２ を伝達する
と共に、制御線８０を経由してシステムバス４に、読出
書込信号Ｒ／Ｗ（書込状態）を送出する。
ＬＧＷ ）７１ＷＵに第二活性化信号Ｋ２ を伝達する
と共に、制御線８０を経由してシステムバス４に、読出
書込信号Ｒ／Ｗ（書込状態）を送出する。
【００４２】第二活性化信号Ｋ２ を伝達された書込ラ
ッチゲート（ＬＧＷ ）７１ＷＵは、保持中の一語デー
タＤＦ の上位１６ビットを、第二の半語データＤＨ
としてデータ線７６Ｕ を経由してシステムバス４に送
出する。
ッチゲート（ＬＧＷ ）７１ＷＵは、保持中の一語デー
タＤＦ の上位１６ビットを、第二の半語データＤＨ
としてデータ線７６Ｕ を経由してシステムバス４に送
出する。
【００４３】システムバス４に送出された第二の半語ア
ドレスＡＨ 、第二の半語データＤＨ 、並びに読出書
込信号Ｒ／Ｗ（書込状態）が、チャネル制御装置（ＣＨ
Ｃ）３を経由して主記憶装置（ＭＭ）２に伝達されるこ
とにより、主記憶装置（ＭＭ）２の第二の半語アドレス
ＡＨ により指定される第二の転送先領域に、第二の半
語データＤＨ が格納される。
ドレスＡＨ 、第二の半語データＤＨ 、並びに読出書
込信号Ｒ／Ｗ（書込状態）が、チャネル制御装置（ＣＨ
Ｃ）３を経由して主記憶装置（ＭＭ）２に伝達されるこ
とにより、主記憶装置（ＭＭ）２の第二の半語アドレス
ＡＨ により指定される第二の転送先領域に、第二の半
語データＤＨ が格納される。
【００４４】以上により、ダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３からバス変換回路７に伝達された
一語データＤＦ は、第一および第二の半語データＤＨ
に分離され、ダイレクトメモリアクセス制御部（ＤＭ
ＡＣ）５３から伝達された一語アドレスＡＦ と同一内
容の第一の半語アドレスＡＨ により指定される主記憶
装置（ＭＭ）２内の第一の転送先領域と、一語アドレス
ＡＦ より２バイト単位で更新済の第二の半語アドレス
ＡＨ により指定される主記憶装置（ＭＭ）２内の第二
の転送先領域とに、それぞれ格納されることとなる。
御部（ＤＭＡＣ）５３からバス変換回路７に伝達された
一語データＤＦ は、第一および第二の半語データＤＨ
に分離され、ダイレクトメモリアクセス制御部（ＤＭ
ＡＣ）５３から伝達された一語アドレスＡＦ と同一内
容の第一の半語アドレスＡＨ により指定される主記憶
装置（ＭＭ）２内の第一の転送先領域と、一語アドレス
ＡＦ より２バイト単位で更新済の第二の半語アドレス
ＡＨ により指定される主記憶装置（ＭＭ）２内の第二
の転送先領域とに、それぞれ格納されることとなる。
【００４５】次に、ダイレクトメモリアクセス制御部（
ＤＭＡＣ）５３が、主記憶装置（ＭＭ）２からチャネル
制御装置（ＣＨＣ）３およびシステムバス４を経由して
３２ビット幅の一語データＤＦ を抽出し、内部バス５
４を経由して入出力装置（ＩＯ）６に転送するものとす
る。
ＤＭＡＣ）５３が、主記憶装置（ＭＭ）２からチャネル
制御装置（ＣＨＣ）３およびシステムバス４を経由して
３２ビット幅の一語データＤＦ を抽出し、内部バス５
４を経由して入出力装置（ＩＯ）６に転送するものとす
る。
【００４６】かかる場合にダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に、主記憶装置（ＭＭ）２内の転送元領域を
示す一語アドレスＡＦ を、読出状態に設定された読出
書込信号Ｒ／Ｗと共に伝達する。
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に、主記憶装置（ＭＭ）２内の転送元領域を
示す一語アドレスＡＦ を、読出状態に設定された読出
書込信号Ｒ／Ｗと共に伝達する。
【００４７】なお一語アドレスＡＦ の下位２ビットは
、前述と同様に、常に論理“００”に設定されている。 バス変換回路７においては、制御部７４が内部バス５４
内の制御線７９を経由して伝達される読出書込信号Ｒ／
Ｗ（読出状態）を受信すると、アドレス変換部（ＡＤＣ
）７３に第一制御信号Ｃ１ を伝達し、また読出ラッチ
ゲート（ＬＧＲ ）７１ＲＬおよび読出ゲート（ＧＲ
）７２Ｒ に第一活性化信号Ｋ１を伝達する。
、前述と同様に、常に論理“００”に設定されている。 バス変換回路７においては、制御部７４が内部バス５４
内の制御線７９を経由して伝達される読出書込信号Ｒ／
Ｗ（読出状態）を受信すると、アドレス変換部（ＡＤＣ
）７３に第一制御信号Ｃ１ を伝達し、また読出ラッチ
ゲート（ＬＧＲ ）７１ＲＬおよび読出ゲート（ＧＲ
）７２Ｒ に第一活性化信号Ｋ１を伝達する。
【００４８】第一制御信号Ｃ１ を伝達されたアドレス
変換部（ＡＤＣ）７３は、アドレス線７７Ｌ を経由し
て伝達された一語アドレスＡＦ の下位２ビットと、ア
ドレス線７７Ｕ を経由して伝達された一語アドレスＡ
Ｆ の下位２ビット以外とを、それぞれアドレス線７８
Ｌ および７８Ｕ を経由してシステムバス４に、第一
の半語アドレスＡＨ として転送する。
変換部（ＡＤＣ）７３は、アドレス線７７Ｌ を経由し
て伝達された一語アドレスＡＦ の下位２ビットと、ア
ドレス線７７Ｕ を経由して伝達された一語アドレスＡ
Ｆ の下位２ビット以外とを、それぞれアドレス線７８
Ｌ および７８Ｕ を経由してシステムバス４に、第一
の半語アドレスＡＨ として転送する。
【００４９】システムバス４に送出された読出書込信号
Ｒ／Ｗ（読出状態）および第一の半語アドレスＡＨ が
、チャネル制御装置（ＣＨＣ）３を経由して主記憶装置
（ＭＭ）２に伝達されることにより、主記憶装置（ＭＭ
）２の第一の半語アドレスＡＨ により指定される第一
の転送元領域に格納されいる第一の半語データＤＨ が
抽出され、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４内のデータ線７６Ｕ を経由して入出力制御装
置（ＩＯＣ）５内のバス変換回路７に伝達される。
Ｒ／Ｗ（読出状態）および第一の半語アドレスＡＨ が
、チャネル制御装置（ＣＨＣ）３を経由して主記憶装置
（ＭＭ）２に伝達されることにより、主記憶装置（ＭＭ
）２の第一の半語アドレスＡＨ により指定される第一
の転送元領域に格納されいる第一の半語データＤＨ が
抽出され、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４内のデータ線７６Ｕ を経由して入出力制御装
置（ＩＯＣ）５内のバス変換回路７に伝達される。
【００５０】バス変換回路７においては、第一活性化信
号Ｋ１ を伝達された読出ゲート（ＧＲ ）７２Ｒ が
、データ線７６Ｕ を経由して伝達された第一の半語デ
ータＤＨ を、データ線７６Ｌ に伝達し、また第一活
性化信号Ｋ１ を伝達された読出ラッチゲート（ＬＧＲ
）７１ＲＬが、データ線７６Ｌ を経由して伝達され
た第一の半語データＤＨ を受信し、保持する。然し読
出ラッチゲート（ＬＧＲ ）７１ＲＬは、保持した第一
の半語データＤＨ を、未だデータ線７５Ｌ には出力
していない。
号Ｋ１ を伝達された読出ゲート（ＧＲ ）７２Ｒ が
、データ線７６Ｕ を経由して伝達された第一の半語デ
ータＤＨ を、データ線７６Ｌ に伝達し、また第一活
性化信号Ｋ１ を伝達された読出ラッチゲート（ＬＧＲ
）７１ＲＬが、データ線７６Ｌ を経由して伝達され
た第一の半語データＤＨ を受信し、保持する。然し読
出ラッチゲート（ＬＧＲ ）７１ＲＬは、保持した第一
の半語データＤＨ を、未だデータ線７５Ｌ には出力
していない。
【００５１】次に制御部７４は、アドレス変換部（ＡＤ
Ｃ）７３に第二制御信号Ｃ２ を伝達し、また読出ゲー
ト（ＧＲ ）７２Ｒ に伝達中の第一活性化信号Ｋ１
を伝達停止する。
Ｃ）７３に第二制御信号Ｃ２ を伝達し、また読出ゲー
ト（ＧＲ ）７２Ｒ に伝達中の第一活性化信号Ｋ１
を伝達停止する。
【００５２】第二制御信号Ｃ２ を伝達されたアドレス
変換部（ＡＤＣ）７３は、アドレス線７７Ｕ を経由し
て伝達された一語アドレスＡＦ の下位２ビット以外は
その儘、アドレス線７８Ｕ を経由してシステムバス４
に転送するが、アドレス線７７Ｌ を経由して伝達され
た一語アドレスＡＦ の下位２ビット（論理“００”）
は論理“１０”に変換し、アドレス線７８Ｌ を経由し
てシステムバス４に送出する。
変換部（ＡＤＣ）７３は、アドレス線７７Ｕ を経由し
て伝達された一語アドレスＡＦ の下位２ビット以外は
その儘、アドレス線７８Ｕ を経由してシステムバス４
に転送するが、アドレス線７７Ｌ を経由して伝達され
た一語アドレスＡＦ の下位２ビット（論理“００”）
は論理“１０”に変換し、アドレス線７８Ｌ を経由し
てシステムバス４に送出する。
【００５３】その結果、アドレス線７８Ｕ および７８
Ｌ を経由してシステムバス４に送出されていた第一の
半語アドレスＡＨ は、２バイト単位で第二の半語アド
レスＡＨ に更新されたこととなる。
Ｌ を経由してシステムバス４に送出されていた第一の
半語アドレスＡＨ は、２バイト単位で第二の半語アド
レスＡＨ に更新されたこととなる。
【００５４】また第一活性化信号Ｋ１ を伝達停止され
た読出ゲート（ＧＲ ）７２Ｒ は、データ線７６Ｕ
から伝達されていた第一の半語データＤＨ を、データ
線７６Ｌ に送出しなくなる。
た読出ゲート（ＧＲ ）７２Ｒ は、データ線７６Ｕ
から伝達されていた第一の半語データＤＨ を、データ
線７６Ｌ に送出しなくなる。
【００５５】続いて制御部７４は、制御線８０を経由し
てシステムバス４に、読出書込信号Ｒ／Ｗ（読出状態）
を送出すると共に、読出ラッチゲート（ＬＧＲ ）７１
ＲＵに第一活性化信号Ｋ１ を伝達する。
てシステムバス４に、読出書込信号Ｒ／Ｗ（読出状態）
を送出すると共に、読出ラッチゲート（ＬＧＲ ）７１
ＲＵに第一活性化信号Ｋ１ を伝達する。
【００５６】システムバス４に送出された読出書込信号
Ｒ／Ｗ（読出状態）および第二の半語アドレスＡＨ が
、チャネル制御装置（ＣＨＣ）３を経由して主記憶装置
（ＭＭ）２に伝達されることにより、主記憶装置（ＭＭ
）２の第二の半語アドレスＡＨ により指定される第二
の転送元領域に格納されいる第二の半語データＤＨ が
抽出され、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４内のデータ線７６Ｕ を経由して入出力制御装
置（ＩＯＣ）５内のバス変換回路７に伝達される。
Ｒ／Ｗ（読出状態）および第二の半語アドレスＡＨ が
、チャネル制御装置（ＣＨＣ）３を経由して主記憶装置
（ＭＭ）２に伝達されることにより、主記憶装置（ＭＭ
）２の第二の半語アドレスＡＨ により指定される第二
の転送元領域に格納されいる第二の半語データＤＨ が
抽出され、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４内のデータ線７６Ｕ を経由して入出力制御装
置（ＩＯＣ）５内のバス変換回路７に伝達される。
【００５７】バス変換回路７においては、第一活性化信
号Ｋ１ を伝達された読出ラッチゲート（ＬＧＲ ）７
１ＲＵが、データ線７６Ｕ を経由して伝達された第二
の半語データＤＨ を受信し、保持する。然し読出ラッ
チゲート（ＬＧＲ ）７１ＲＵは、保持した第二の半語
データＤＨ を、未だデータ線７５Ｕ には出力してい
ない。
号Ｋ１ を伝達された読出ラッチゲート（ＬＧＲ ）７
１ＲＵが、データ線７６Ｕ を経由して伝達された第二
の半語データＤＨ を受信し、保持する。然し読出ラッ
チゲート（ＬＧＲ ）７１ＲＵは、保持した第二の半語
データＤＨ を、未だデータ線７５Ｕ には出力してい
ない。
【００５８】以上により、読出ラッチゲート（ＬＧＲ
）７１ＲＬには主記憶装置（ＭＭ）２の第一の半語アド
レスＡＨ により指定される第一の転送元領域から抽出
された第一の半語データＤＨ が保持され、また読出ラ
ッチゲート（ＬＧＲ ）７１ＲＵには主記憶装置（ＭＭ
）２の第二の半語アドレスＡＨ により指定される第二
の転送元領域から抽出された第二の半語データＤＨ が
保持される。
）７１ＲＬには主記憶装置（ＭＭ）２の第一の半語アド
レスＡＨ により指定される第一の転送元領域から抽出
された第一の半語データＤＨ が保持され、また読出ラ
ッチゲート（ＬＧＲ ）７１ＲＵには主記憶装置（ＭＭ
）２の第二の半語アドレスＡＨ により指定される第二
の転送元領域から抽出された第二の半語データＤＨ が
保持される。
【００５９】次に制御部７４は、読出ラッチゲート（Ｌ
ＧＲ ）７１ＲＬおよび７１ＲＵに第二活性化信号Ｋ２
を伝達する。第二活性化信号Ｋ２ を伝達された読出
ラッチゲート（ＬＧＲ ）７１ＲＬおよび７１ＲＵは、
それぞれ保持中の第一の半語データＤＨ および第二の
半語データＤＨ を、それぞれデータ線７５Ｌ および
７５Ｕ に送出する。
ＧＲ ）７１ＲＬおよび７１ＲＵに第二活性化信号Ｋ２
を伝達する。第二活性化信号Ｋ２ を伝達された読出
ラッチゲート（ＬＧＲ ）７１ＲＬおよび７１ＲＵは、
それぞれ保持中の第一の半語データＤＨ および第二の
半語データＤＨ を、それぞれデータ線７５Ｌ および
７５Ｕ に送出する。
【００６０】データ線７５Ｌ および７５Ｕ に送出さ
れた第一の半語データＤＨ および第二の半語データＤ
Ｈ は、３２ビット幅を有する一語データＤＦ として
、内部バス５４を経由してダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３に伝達される。
れた第一の半語データＤＨ および第二の半語データＤ
Ｈ は、３２ビット幅を有する一語データＤＦ として
、内部バス５４を経由してダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３に伝達される。
【００６１】以上により、ダイレクトメモリアクセス制
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に転送した一語アドレスＡＦ により指定さ
れる転送元領域に格納されている一語データＤＦ が抽
出されたと判断し、転送先の入出力装置（ＩＯ）６への
転送処理に移行する。
御部（ＤＭＡＣ）５３は、内部バス５４を経由してバス
変換回路７に転送した一語アドレスＡＦ により指定さ
れる転送元領域に格納されている一語データＤＦ が抽
出されたと判断し、転送先の入出力装置（ＩＯ）６への
転送処理に移行する。
【００６２】以上の説明から明らかな如く、本実施例に
よれば、バス変換回路７は、ダイレクトメモリアクセス
制御部（ＤＭＡＣ）５３から転送される３２ビット幅を
有する一語データＤＦ を１６ビット幅を有する第一お
よび第二の半語データＤＨ に分離し、ダイレクトメモ
リアクセス制御部（ＤＭＡＣ）５３から転送される一語
アドレスＡＦ を第一の半語アドレスＡＨ とし、第一
の半語データＤＨ をシステムバス４およびチャネル制
御装置（ＣＨＣ）３を経由して主記憶装置（ＭＭ）２に
格納し、続いて一語アドレスＡＦ を２バイト単位で更
新して第二の半語アドレスＡＨ とし、第二の半語デー
タＤＨ をシステムバス４およびチャネル制御装置（Ｃ
ＨＣ）３を経由して主記憶装置（ＭＭ）２に格納し、ま
たダイレクトメモリアクセス制御部（ＤＭＡＣ）５３か
ら転送される一語アドレスＡＦ を第一の半語アドレス
ＡＨ とし、主記憶装置（ＭＭ）２に格納されている第
一の半語データＤＨ を抽出し、チャネル制御装置（Ｃ
ＨＣ）３およびシステムバス４を経由して受信・保持し
、続いて一語アドレスＡＦ を２バイト単位で更新して
第二の半語アドレスＡＨ とし、主記憶装置（ＭＭ）２
に格納されている第二の半語データＤＨ を抽出し、チ
ャネル制御装置（ＣＨＣ）３およびシステムバス４を経
由して受信・保持し、第一および第二の半語データＤＨ
を一語データＤＦ としてダイレクトメモリアクセス
制御部（ＤＭＡＣ）５３に転送することとなり、３２ビ
ット幅の一語データＤＦ のみを処理するダイレクトメ
モリアクセス制御部（ＤＭＡＣ）５３により、１６ビッ
ト幅の半語データＤＨ を処理する中央制御装置（ＣＣ
）１、主記憶装置（ＭＭ）２、チャネル制御装置（ＣＨ
Ｃ）３およびシステムバス４との間でデータの転送が可
能となる。
よれば、バス変換回路７は、ダイレクトメモリアクセス
制御部（ＤＭＡＣ）５３から転送される３２ビット幅を
有する一語データＤＦ を１６ビット幅を有する第一お
よび第二の半語データＤＨ に分離し、ダイレクトメモ
リアクセス制御部（ＤＭＡＣ）５３から転送される一語
アドレスＡＦ を第一の半語アドレスＡＨ とし、第一
の半語データＤＨ をシステムバス４およびチャネル制
御装置（ＣＨＣ）３を経由して主記憶装置（ＭＭ）２に
格納し、続いて一語アドレスＡＦ を２バイト単位で更
新して第二の半語アドレスＡＨ とし、第二の半語デー
タＤＨ をシステムバス４およびチャネル制御装置（Ｃ
ＨＣ）３を経由して主記憶装置（ＭＭ）２に格納し、ま
たダイレクトメモリアクセス制御部（ＤＭＡＣ）５３か
ら転送される一語アドレスＡＦ を第一の半語アドレス
ＡＨ とし、主記憶装置（ＭＭ）２に格納されている第
一の半語データＤＨ を抽出し、チャネル制御装置（Ｃ
ＨＣ）３およびシステムバス４を経由して受信・保持し
、続いて一語アドレスＡＦ を２バイト単位で更新して
第二の半語アドレスＡＨ とし、主記憶装置（ＭＭ）２
に格納されている第二の半語データＤＨ を抽出し、チ
ャネル制御装置（ＣＨＣ）３およびシステムバス４を経
由して受信・保持し、第一および第二の半語データＤＨ
を一語データＤＦ としてダイレクトメモリアクセス
制御部（ＤＭＡＣ）５３に転送することとなり、３２ビ
ット幅の一語データＤＦ のみを処理するダイレクトメ
モリアクセス制御部（ＤＭＡＣ）５３により、１６ビッ
ト幅の半語データＤＨ を処理する中央制御装置（ＣＣ
）１、主記憶装置（ＭＭ）２、チャネル制御装置（ＣＨ
Ｃ）３およびシステムバス４との間でデータの転送が可
能となる。
【００６３】なお、図２乃至図４はあく迄本発明の一実
施例に過ぎず、例えば中央制御装置（ＣＣ）１、主記憶
装置（ＭＭ）２、チャネル制御装置（ＣＨＣ）３および
システムバス４は１６ビット幅のデータを処理するもの
に限定されることは無く、８ビット幅のデータを処理す
る等、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。また変換回路５００の構成
は図示されるバス変換回路７に限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象とする装置１０
０および部分語装置４００は、図示される入出力装置（
ＩＯ）６および中央制御装置（ＣＣ）１、主記憶装置（
ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４に限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。更に本発明の対象とする情報処理システムは、図示さ
れるものに限定されぬことは言う迄も無い。
施例に過ぎず、例えば中央制御装置（ＣＣ）１、主記憶
装置（ＭＭ）２、チャネル制御装置（ＣＨＣ）３および
システムバス４は１６ビット幅のデータを処理するもの
に限定されることは無く、８ビット幅のデータを処理す
る等、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。また変換回路５００の構成
は図示されるバス変換回路７に限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。また本発明の対象とする装置１０
０および部分語装置４００は、図示される入出力装置（
ＩＯ）６および中央制御装置（ＣＣ）１、主記憶装置（
ＭＭ）２、チャネル制御装置（ＣＨＣ）３およびシステ
ムバス４に限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。更に本発明の対象とする情報処理システムは、図示さ
れるものに限定されぬことは言う迄も無い。
【００６４】
【発明の効果】以上、本発明によれば、前記情報処理シ
ステムにおいて、一種類のビット幅を有するデータのみ
の転送をデータ転送制御装置により制御されるバスに、
整数分の一のビット幅を有する部分データを送受信する
装置を接続可能となり、データ転送制御装置の機能を変
更すること無く当該情報処理システムの融通性が向上す
る。
ステムにおいて、一種類のビット幅を有するデータのみ
の転送をデータ転送制御装置により制御されるバスに、
整数分の一のビット幅を有する部分データを送受信する
装置を接続可能となり、データ転送制御装置の機能を変
更すること無く当該情報処理システムの融通性が向上す
る。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による入出力制御装置を
示す図
示す図
【図３】 図２におけるバス変換回路の一例を示す図
【図４】 本発明の対象となる情報処理システムの一
例を示す図
例を示す図
【図５】 従来ある入出力制御装置の一例を示す図
１ 中央制御装置（ＣＣ）
２ 主記憶装置（ＭＭ）
３ チャネル制御装置（ＣＨＣ）
４ システムバス
５ 入出力制御装置（ＩＯＣ）
６ 入出力装置（ＩＯ）
７ バス変換回路
５１ プロセッサ（ＣＰＵ）
５２ メモリユニット（ＭＵ）
５３ ダイレクトメモリアクセス制御部（ＤＭＡＣ）
５４ 内部バス ７１ＲＬ、７１ＲＵ 読出ラッチゲート（ＬＧＲ ）
７１ＷＬ、７１ＷＵ 書込ラッチゲート（ＬＧＷ ）
７２Ｒ 読出ゲート（ＧＲ ） ７２Ｗ 書込ゲート（ＧＷ ） ７３ アドレス変換部（ＡＤＣ） ７４ 制御部 ７５Ｌ 、７５Ｕ 、７６Ｌ 、７６Ｕ データ線
７７Ｌ 、７７Ｕ 、７８Ｌ 、７８Ｕ アドレス
線７９、８０、８１ 制御線 １００ 装置 ２００ バス ３００ データ転送制御装置 ４００ 部分語装置 ５００ 変換回路 ５０１ データ多重分離手段 ５０２ アドレス変換手段
５４ 内部バス ７１ＲＬ、７１ＲＵ 読出ラッチゲート（ＬＧＲ ）
７１ＷＬ、７１ＷＵ 書込ラッチゲート（ＬＧＷ ）
７２Ｒ 読出ゲート（ＧＲ ） ７２Ｗ 書込ゲート（ＧＷ ） ７３ アドレス変換部（ＡＤＣ） ７４ 制御部 ７５Ｌ 、７５Ｕ 、７６Ｌ 、７６Ｕ データ線
７７Ｌ 、７７Ｕ 、７８Ｌ 、７８Ｕ アドレス
線７９、８０、８１ 制御線 １００ 装置 ２００ バス ３００ データ転送制御装置 ４００ 部分語装置 ５００ 変換回路 ５０１ データ多重分離手段 ５０２ アドレス変換手段
Claims (2)
- 【請求項１】 複数の装置（１００）およびデータ転
送制御装置（３００）をバス（２００）により接続し、
前記データ転送制御装置（３００）は、前記各装置（１
００）間で、予め定められたビット幅を有するデータの
転送を制御する情報処理システムにおいて、前記ビット
幅の整数分の一のビット幅を有する部分データを送受信
する部分語装置（４００）を、変換回路（５００）を介
して前記バス（２００）に接続し、前記変換回路（５０
０）は、前記バス（２００）から伝達される前記データ
を複数個の前記部分データに分離して順次前記部分語装
置（４００）に伝達し、且つ前記部分語装置（４００）
から伝達される複数個の前記部分データを結合して前記
データを作成して前記バス（２００）に伝達するデータ
多重分離手段（５０１）と、前記バス（２００）から伝
達される前記データに対応するアドレスを、対応する前
記各部分データに対応する部分アドレスに変換して前記
部分語装置（４００）に伝達するアドレス変換手段（５
０２）とを具備することを特徴とするデータ転送方式。 - 【請求項２】 前記データ多重分離手段（５０１）は
、前記バス（２００）から伝達される３２ビット幅を有
するデータを、それぞれ１６ビット幅を有する二組の部
分データに分離して前記部分語装置（４００）に伝達し
、且つ前記部分語装置（４００）から伝達されるそれぞ
れ１６ビット幅を有する二組の部分データを結合して３
２ビット幅を有するデータを作成することを特徴とする
請求項１記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP472491A JPH04236650A (ja) | 1991-01-18 | 1991-01-18 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP472491A JPH04236650A (ja) | 1991-01-18 | 1991-01-18 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236650A true JPH04236650A (ja) | 1992-08-25 |
Family
ID=11591843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP472491A Withdrawn JPH04236650A (ja) | 1991-01-18 | 1991-01-18 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071861B2 (en) * | 2000-11-10 | 2006-07-04 | Harman Becker Automotive Systems Gmbh | Apparatus and method for transmitting a digitized signal, and a data source and data sink to implement the method |
-
1991
- 1991-01-18 JP JP472491A patent/JPH04236650A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071861B2 (en) * | 2000-11-10 | 2006-07-04 | Harman Becker Automotive Systems Gmbh | Apparatus and method for transmitting a digitized signal, and a data source and data sink to implement the method |
| US7280051B2 (en) * | 2000-11-10 | 2007-10-09 | Harman Becker Automotive Systems Gmbh | Transmission and reception of a decomposed digitized signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828865A (en) | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus | |
| JP2003198356A (ja) | 半導体チップおよび集積回路 | |
| US6192409B1 (en) | X.25 network connection for X.25 protocol communication used in a full electronic switching system | |
| JPH04236650A (ja) | データ転送方式 | |
| US20030046458A1 (en) | Data transfer equipment and aligner included in data transfer equipment | |
| US6363448B1 (en) | Set top box integrated circuit | |
| US6442643B1 (en) | System and method for resolving data transfer incompatibilities between PCI and Non-PCI buses | |
| JPS60138664A (ja) | 所要デ−タバス幅の異なる装置群のためのデ−タバス方式 | |
| JPH07191934A (ja) | 二重バス装置 | |
| JPH11338818A (ja) | データ転送方法及び装置 | |
| JP2003058361A (ja) | データ転送方法およびデータ変換装置 | |
| JP2000076199A (ja) | デバッグ端子を有するマルチプロセッサ装置 | |
| JPH03158041A (ja) | データ多重転送方式 | |
| JPS58139234A (ja) | 信号入力方式 | |
| JP2002094576A (ja) | シリアル通信制御装置 | |
| JP2000330760A (ja) | エンディアン変換方式 | |
| JP2833915B2 (ja) | 情報伝送システム | |
| JPS6261976B2 (ja) | ||
| JPH09190390A (ja) | サイクリック伝送システム | |
| JPS6211951A (ja) | チヤネル装置 | |
| JPS61148562A (ja) | 情報処理装置におけるデ−タの移送方式 | |
| JPS60100207A (ja) | プラント制御システム | |
| KR19990033445A (ko) | 외부 버스 인터페이스 | |
| JPS6068449A (ja) | デ−タ転送制御方式 | |
| JPH0120781B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |