SU1126954A1 - Устройство дл формировани адреса буферной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА БУФЕРНОЙ ПАМЯТИ, содержащее блок пам ти, регистр, первый мультиплексор ., шифратор, три элемента ИЛИ, четьфе-элемента И, два элемента НЕ, причем адресный вход устройс.тва соединен с первым адресным входом блока пам ти, информационный вход которого соединен с выходом первого. элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И, управл ющий вход блока пам ти соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с входом разрешени  коррекции активности , информационные входы устройства соединены с входами шифратора, первый II второй выходы которого соединены с первь м информационным входом первого мультиплексора, третий выход шифратора соединен с управл ющим входом первого мультиплексо-. ра, выход которого соединен с информационным входом регистра, синхровход которого  вл етс  первым снн- хровходом устройства, а выход регистра  вл етс  выходом устройстваj отличающеес  тем, что, с целью уменьшени  аппаратных затрат , устройство дополнительно содержит триггер и второй мультиплексор , причем выход второго элемента НЕ соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первьм входом третьего элемента Ш&1 и вторым адресным входом блока пам ти , выход которого соединен с пер- , вым информад1 онным входом второго мультиплексора, выход которого соеСО динен с информационным входом триггера , выход которого соединен с вто- с: рым входом третьего элемента ИЛИ, выход которого соединен с третьим адресным входом блока пам ти, выход которого и выход триггера соединены с вторым информационйьм входом первого мультиплексора, треш тий выход шифратора соедине с управл ющим входом второго мультиплексора , второй информационный вход косд торого соединен с вторьм входом вого элемента И, второй вход четвертого элемента И, синхровход триг- , гера, второй вход третьего элемента И и вход второго элемента НЕ соединены соответственно с вторым, третьим четвертым и п тым синхровходами устройства.

Description

Изобретение относитс  к вычислиельной т€ хнике и может быть использовано в буферной лгш ти ЭВМ,,

Известно устройство5 которое опреел ет номер блока буферной пам ти, одлежащий удалению по-алгоритму LRU (первым-замещаетс  блок, к которому ольше всего не было обращений) 1 .

Недостаток известного устройства ольшие аппаратные затраты. При степени ассоциативности буферной ам ти ( п 254,8,16) число условных единиц пам ти дл  отслеживани  активости данных равно 1, Ь, 28, 120. аким образом, количество схем управлени  значительно возрастает с увеличе шем п .

Наиболее близким к предлагаемому  вл етс  устройство, содержащее пам ть активности, регистр, первый ультиплексор, шифратор, первьй и второй элементы ИЛИ, первый и второй элементы И первой группы элементов И, первый и второй элементы И второй группы элементов И, первый элемент НЕ, причем адрес.ный вход устройства соединен с первым адреснь М входом пам ти активности,, информационный вход которой соединен с выходом первого элемента НЕ, вход которого.соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами элементов И первой группы элементов И, управл ющий вход пам ти активности соединен с выходом , второго элемента ДНИ, входы которого соединены с выходами, элементов И второй группы элементов И, первые входы которьж соединены с первым управл ющим входом устройства, пт-орые у-чравл ющие входы устройства соединены с входом шифратора, первый и второй выходы которого соединены с первыми информационными входами первого мультиплексора, третий выход шифратора соединен с управл ющим входом первого мультиплексора, выкод которого соединен с информационным входом регистра, синхровход которого  вл етс  первым синхровходом устройства , .а выход регистра  вл етс  выходом устройства Г2|,

Недостаток данного устройства больилие затраты оборудовани . Дл  реализации устройства требуетс  () элементов пам ти. Причем число схем управлени  возрастает с увеличением п ,

269542

Цель изобретени  - уменьшение аппаратных затрат.

Поставленна  цель достигаетс  тем, что устройство дл  формировани  адреса буферной пам ти, содержащее блок пам ти, регистр первый мультиплексор, шифратор, три элемента ИЛИ, четыре элемента. И, два элемента НЕ, причем адресный вход устройства соединен с первым адресным входом блока пам ти, информационный вход которого соединен с выходом первого элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И, управл ющий вход блока пам ти соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с входом разрешени  коррекции активности, информационные входь устройства соединены с входами шртфратора, первый и второр выходы которого соединены с первым информационным входом первого мульти )7ле...сора, третий выход шифратора coeдинен с управл ющи входом первого мультиплексора, вькод которого соединен с информационным входом регистра ,, синхровход которого  вл етс  первым синхровходом уст ойства5 а выход регистра  вл етс  выходом устройсЕва , дополнительно содержит триггер , и второй мультиплексор, причем выход второго элемента НЕ соединен с первым, входом первого элемента И, а его в.ход соединен с первым входом второго -элемента И, первым входом третьего элемента RYUi и вторым адресным входом блока пам ти, выход которого соединен с первым информационным входом второго мультиплексора ,- выход которого соединен с инфор4мационньЕч- входом триггера, .выход которого соединен с вторым -зхадом третьего элемента ИЛИ, выход которого соединен с третьим адресным входом блока пам ти.вькод которого и выход триггера соединены с вторым информационны - входом первого мулъ. типлексора, треть  выход шифратора соединен с управл ющим входом второго мультиплексора, второй информационный вход которого соедн1 ;ен с BTopbW входом первого тлемен-га И,

31

второй вход четвертого элемента И, синхровход триггера, второй вход третьего элемента И и вход второго элемента НЕ соединены соответственно с вторым, третьим, четвертым и п тым синхровходами устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 пам ти регистр 2, первый мультиплексор 3. шифратор А, триггер 5, второй мультиплексор 6, элементы И 7 - 10, пер-. вый .11, второй 12 и третий 13 элементы ИЛИ-, первый 14 и второй t5 элементы НЕ, адресный вход 16устройства , первый 17 и второй 18 управл ющие входы устройства, первый 19, второй 20, третий 21, четвертый 22 и п тый 23 синхровходы устройства, выход 2А устройства, первый 25, вто126954 . 4

рой 26 и третий 27 выходы шифратора 4, адресные входы 28 - 29 блока 1 пам ти, выход 30 триггера 5, выход 31 блока 1 пам ти.

5 Ниже изображена граф-схема, показывающа  кака  строка буферной пам ти  вл етс  максимально активной

1строка

.

2строка

1,„ 3 строка О

4 строка.

.де (Г) , © . ©  чейки пам ти.

В тгабл. 1 показано, как корректируетс  активность строк буферной пам ти (БП).

Таблица 1

В табл. 2 показано, кака  строка БП  вл етс  минимально активной (ка(1дитатом на удаление) . Таблица 2

Блок 1 пам ти представл ет собой один элемент пам ти. Например при числе колонок и числе строк h 4 используетс  элемент пам ти с организацией 256-1.

Содержимое нужной  чейки считываетс  на выходе. 31 блока 1 пам ти при подаче на нее адреса (шестйразр дного ) колонки на адресный вход 16 устройства и двух старших разр дов на адресные- входы 28 и 29. бозначени : X - состо ние не провер етс , 30,31- выходы триггера 5 и блока 1 пам ти соответственно .

I1126954-6

В табл 3 (дл  приведенной на ка 1 пам ти (в пределах заданной

фиг. 1 схемы адрег.ацк: блока 1 пам ти) показано, кака   чейка блоВомер  чейки пам ти (по граф-схеме)5 содержимое которой считываетс  ,

Информаци  с выхода элемента НЕ 14 записываетс  в адресуемую  чейку/ блока- 1 пам ти при по влении на его управл ющем входе единичного сигнала,25 поступающего с выхода элемента PUTH 12

Шифратор 4 преобразует четырехразр дньй результат сравнени  (че-тыре соответствующих адреса справочника адресов буферной пам ти сравВходы шифратора П р и м е ч а и и е; О

колонки) выбираетс  в зависимости

от кода на ее адресных входах 28 к 29,

Т а б .iT и ц а 3

код не используетс 

ниваютс  с :-;ьщаваемьм процессором адресом) с управл юа5его входа 18 устройства в двухразр дньй адрес строки буфарной пам ти (выходы 25 и 26)5 в которой расположена нужна  инй .ормацн ; а также вырабатывает признак сравнени  (выход 27),

ТабЛо. 4 по сн ет работу шифратора 4.

Т а б .-1 и ц а .4

Выходы шифратора на одно;. из входов шифратора указь/зает,, что в cooTBeTCTiiyioin.eH строке с.ра.БОЧника адрйсов буфер-кой пам гзг срачмени  не Произошло 7 Адрес  чейки буферной пам ти со тавл етс  из содержимого регистра и добавленных разр дов с адресного входа 16 устройства В случае, когда запрашиваема  процессором информаци  есть в буфе ной пам ти, О на выходе 27 шифра тора 4 разрешает передачу адреса строки буферной пам ти (выходы 25 и 26) через мультиплексор 3 на вход регистра 2.. Кроме того, производитс  коррекци  содержимого блока 1 пам ти. Активность строки, в которой обнаружены нужные данные должна стать максимальной. В цикле, в котором необходима ко рекци , на управл ющий вход 17 уст .ройства поступает единичный сигнал который разрешает прохождение импульсов с синхровходов 22 и 20 устройства на управл ющий вход элемента пам ти блока 1 пам ти. По этим импульсам в адресуемые  чейки пам ти активности записываетс  информаци  с выхода элемента НЕ 14. В первой половине цикла процессора .на синхровход 23 устройства поступ ет потенциал первой половины цикла который подаетс  на адресный вход 28 блока 1 пам ти и на один из входов элемента ИЛИ 13. Таким образом передаетс  перва  (дл  заданной колонки)  чейка активности (см-, табл. 3). В первой половине цикла процессора в адресуемую  чейку блока пам ти (1-   чейка на граф-Схеме) за сетс  1, если сравнение произошл в 1-й или во 2-й строке и 0 если в 3-й или 4-й. О на выходе 27 шифратора 4 разрешит прохождение через мультиплексор 6 информации с выхода 25 шифратора 4, котора  заноситс  в триггер 5 lio импульсу поступающему на синхровход 21 устройства. Поэтому во второй поло вине цикла процессора, когда на 54 синхровходе 23 устройства по витс  О, будет адресоватьс  (сму.табл.3 2-   чейка активгюсти, если сравнение произошло в 1-й или во 2-ой строке БП, и 3-   чейка при сравнении в 3-й или 4-й строке буферной пам ти. Во второй половине цикла . в адресуемую  чейку блока 1 пам ти запишетс  О, если сравнение произошло во 2-й или 4-й строке буферной пам ти, или 1, если сравнение произошло в 1-й или 3-й строке буферной пам ти. На этом цикл коррекции будет закончен. в случае, когда в буферную пам ть должны быть загружены новые данные (сравнение не произошло), в регистр 2 должен быть занесен адрес минимально активной строки буферной пам ти. Аналогично, как и при коррекции активности, в первой половине цикла будет адресоватьс  перва  (дл  заданной колонки)  чейка активности и 1 на выходе 27 шифратора 4 разрешит прохождение на вход триггера 5 информации с выхода 31 блока 1 пам ти, котора  заноситс  в триггер 5 в первой пoлoвIп e цикла процессора . Во второй половине цикла процессора считываетс  содержимое второй . или третьей  чейки в зависиь)ости от содержимого триггера 5 (см. табл. 3) Таким образом,-к концу цикла процессора на шннах 30 и 31 будет установлен адрес минимально активной строки (см. табл. 2). 1 на выходе 27 шифратора 4 разрешит прохождение этого ко,т да через мультиплексор 3 на вход регистра 2 и установитс  в нем по им- пульсу на синхровходе 19 устройства. Таким образом, в предлагаемом устройстве используетс  один элемент пам ти дл  хранени  кода активности строк БП и проста  схема коррекции кода активности и формировани  адрес, строки БП.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА БУФЕРНОЙ ПАМЯТИ, содержащее блок памяти, регистр, первый мультиплексор, шифратор, три элемента ИЛИ, четыре элемента И, два элемента НЕ, причем адресный вход устройства соединен с первым адресным входом блока памяти, информационный вход которого соединен с выходом первого, элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами перзого и второго элементов И, управляющий вход блока памяти соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с входом разрешения коррекции активности, информационные входы устройства соединены с входами шифратора, первый и второй выходы которого соединены с первым информационным входом первого мультиплексора, третий выход шифратора соединен с управляющим входом первого мультиплексо-. ра, выход которого соединен с инфор- мационным входом регистра, синхровход которого является первым синхровходом устройства, а выход регистра является выходом устройстваj отличающееся тем, что, с целью уменьшения аппаратных затрат, устройство дополнительно содержит триггер и второй мультиплексор, причем выход второго элемента НЕ соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первым входом третьего элемента ИЛИ и вторым адресным входом блока памяти, выход которого соединен с пер- , вым информационным входом второго мультиплексора, выход которого соединен с информационным входом триггера, выход которого соединен с вто- рым входом третьего элемента ИЛИ, выход которого соединен с третьим адресным входом блока памяти, выход которого и выход триггера, соединены с вторым информационным входом первого мультиплексора, третий выход шифратора соединен с управляющим входом второго мультиплексора, второй информационный вход которого соединен с вторым входом первого элемента И, второй вход четвертого элемента И, синхровход триг- , гера, второй вход третьего элемента И и вход второго элемента НЕ соединены соответственно с вторым, третьим! четвертым и пятым синхровходами устройства.

   SU ..,.1126954