SU807291A1 - Микропрограммное устройствоупРАВлЕНи C КОРРЕКциЕй дЕ-фЕКТНыХ МиКРОКОМАНд - Google Patents

Description

(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ С КОРРЕКЦИЕЙ ДЕФЕКТНЫХ МИКРОКОМАНД

1

Изобретение относитс  к электронной вычислительной технике и может использоватьс  в электронных вычислительных машинах и в системах цифровой автоматики дл  цифровой обработки данных.

Известны микропрограммные устройства управлени  (МУУ), элементами управл ющей пам ти которых  вл етс  пам ть, допусканнца  только считывание информации 1.

Недостатком их  вл етс  невозможность корректировки микрокоманд в пам ти без дорогосто щей физической переделки самой управл ющей пам ти.

Наиболее близким к предлагаемому по технической сущности  вл етс  микропрограммное устройство управлени  с коррекцией дефектных микрокоманд, содержащее основную пам ть, допо.пнительную пам ть, преобразователь адреса , состо щий из п накопительных элементов, регистр микрокоманды и узел выработки микроопераций 2.

Недостатком устройства  вл етс  большой объем оборудовани  схемы коррекции управл ющей пам ти, а также снижение быстродействи  устройства из-за применени  этой коррекдии .

Цель изобретени  - упретдение устройства и повышение быстродействи .

Цель достигаетс  тем , что микропрограммное устройство управлени , содержащее основную пам ть, дополнительную пам ть, преобразователь адреса , регистр микрокоманды и узел вы-работки микроопераций, причем разр ды микрокоманды адресного входа ус0 тройства соединены с адресным входом основной пам ти, выход которой соединен с первым информационным входом регистра микрокоманды, второй информационный вход которого соединен с

5 выходом дополнительной пам ти, адресный вход которой соединен с выходом преобразовател  адреса, выход регистра микрокоманды соединен с информационнш входом узла выработки

0 микроопераций, выход которого соединен с информационным выходом устройства , дополнительно содержит узел задани  режимов и узел анализа адрёса , причем группа относительных

5 разр дов адресного входа устройства соединена с первой группой адресных входов преобразовател  адреса, втора  группа адресных входов которого соединена с группой разр дов номера

Claims (2)

1. 0 модул  адресного входа устройства. разр ды номера разрнла которого соединены с первым входом узла анализа адрюса, второй и третий входы которого соединены соответственно с разр дами номера сегмента и разр дами адреса  чейки адресного входа ус тройства, выход узла анализа адреса соединен с управлЯЕощим входом регистра микрокоманд и с входом узла задани  режимов, выход которого соединей с управл ющим вхрдом узла выработки микроопераций. Кроме того, узе анализа-адреса содержит m накопитель ных элементов, дешифратор и коммутатор , причем управл ющий входкоммутатора соединен-с первым входом .узла анализа адреса, второй вход которого соединен с входом даиифратора, группа выходов которого соединена с упра л ющим входом,соответствующего накопительного элемента, адресные входы которых соединены с третьим входом узла анализа адреса, выходы накопительных элементов соединены с соответствующим входом коммутатора, выход которого соединен с выходом узла анализа адреса. На фиг, 1 изображена структурна  -схема устройства; на фиг, 2 пример конкретной реализации отдельных узлов ,. Устройство микропрограммного управлени  содержит основную пам ть 1, К-разр дный адресный вход 2; устройства , регистр 3 микрокоманд, узел 4 выработки микроопераций, информационный выход 5 устройства, преобразователь б адреса, состо щий из п накопительных элементов 7. Совокупност К разр дов адресного входа 2 устройства скомпанованы в разр дные группы дво ким образом, в(h+1)-кратное разбиение разр дов адресного входа 2 устройства включена Обща  группа раз р дов номера модул  8 и п отдельных разр дных групп - групп относительных разр дов 9. Кроме того, устройст содержит дополнительную пам ть 10, . узел 11 анализа адреса, состо щий из m накопительных элементов 12, дешиф ратора 13 и коммутатора 14, при этом использовано трехкратно разбиение .разр дов адресного входа 2 устройства , включающее младшую разр дную гру пу - разр ды 15 адреса  чейки, проме жуточную разр дную группу - разр ды 16 номера сегмента и старшую разр д ную группу - разр ды 17 номера разр да , узел 18 задани  режимов. Основна  пам ть 1 служит дл  хра нени  рабочих микрокома ад. Дополнительна  пам ть 10, котора  по объему значительно меньше основной пам ти служит дл  оперативной записи и хра нени  скорректированных микрокоманд которые в основной пам ти 1 оказали дефектными, например, из-за ошибок микропрограммировани . Преобразователь б адреса служит л  преобразовани  адресов дефектных икрокоманд в адреса меньшей разр .дости дополнительной пам ти 10, На ых-оде преобразоват.ел  б адреса повл ютс  преобразовакные адреса как ефектных, так и корректных микрокоанд , при это-м преобразователь 6 адреса запрограммировай так,- что pasHHivi адресам дефектных микрокоманд на его входе соответствуют разные адреса на его выходе, адреса корректных микрокоманд преобразуютс  в случайные адреса , которые совпадают как друг с другом, гак и с преобразованными адресами дефектных микрокотланд Например, при , п-2 и при использовании накопительш-- 1х элементов 7 с организацией 256 слов х 4 бита преобразователь б адреса с выходом на 8 разр дов реализуетс  следующим образом (фиг. 2) , Обш.а  группа раз- . р ло. 8 номера г одул  адресного входа 2 устройства со. ерзкнт 4 старших разр да адреса и подключена к первой группе адресных входсэв (к четырем старшим адресным входам) обоих накопительных элементов 7. Две отдельные разр дные группы относительных разр дов 9 содержат также по 4 разр да, причем перва  группа - 4 младших, а втора  - 4 промежуточных разр да адреса устройства. Кажда  отдельна  разр дна  группа ртноситель- , ных разр дов 9 подключена к второй группе адресных входов (к младшим а.дресным вхо.дам) соответствукниих накопительных элементов 7, Така  организаци  преобразовател  адреса позвол ет адресовать в дополнительной пэлм ти от 10 до 256 дефектных микрокоманд; причем реализуетс  однозначное распределение адресов этих микрокоманд в накопительных элеменТ Л 7 Узел 11 анализа адреса (фиг. 1) служит дл  анализа адресов, поступающих на адресный вход устройства 2, на необходимость коррекций. Каждому адресу основной пам ти 1 в,накопительных элементах 12 соответствует одноразр даа   чейка пам ти, в которой записано О или в зависимости от того,  вл етс  микрокоманда по этому адресу корректной или дефектной соответственно. Узел 18 задани  режимов згшает режим рабочего или холостого такта дл  узла 4 выработки микроопераций в зависимости от сигнала Оили на внкоде узла 11 анализа.адреса. Устройство работает следующим .образом в каждом рабочем такте из основной пам ти 1 по адресу, поступающему на адресный вход 2 устройства в регистр 3 микрокоманды считьшаетс  рабоча  микрокоманда. Узел 4 выработки микроопераций на основе этой микрокоманды формирует управл ющие коды микроопераций , которые поступают на информа ционный выход 5 устройства. В каждом такте адрес, поступивши на адресный вход 2 устройства, анализируетс  узлом 11 анализа адреса на наличие адреса дефектной микроко манды. При обнаружении этого адреса на выходе .узла 11 анализа адреса по  вл етс  сигнал, по которому запрещаетс  прием рабочей микрокоманды в регистр 3 микрокоманды из основной пам ти 1 и разрешаетс  прием из дополнительной пам ти 10. Узел 18 зад ни  режимов по. этому сигналу задает режим холостого такта, запреща  выработку микроопераций узлом 4 выработки микроопераций. В каждом такте адрес, поступивши . на адресный вход 2 устройства, преобразуетс  преобразователем 6 адрес в адрес дополнительной пам ти 10. П каждому преобразованному адресу дефектной микрокоманды в дополнительной пам ти 10 хранитс  скорректированна  шкрокоманда. В холостом такте скорректированна  микрокоманда считываетс  из дополнительной пам ти 10 и заноситс  в регистр 3 микрокоманды В следующем такте узлом 18 задани  режимов задаетс  обычный режим рабочего так та. . Изоб етение обеспечивает повьшение быстродействи  устройства и тлен шение объема оборудовани . Быстродействие устройства повышаетс  за счет того, что длительность рабочего такта устройства определ ет с  только быстродействием основной пам ти и другими причинами, не св занными со схемами коррекций дефектных микрокоманд. Только при необходимости коррек ции дефектной микрокоманды вводитс  холостой Такт на врем , требуемое дл  считывани  скорректированной мик рокоманды из дополнительной пам ти 1 Формула изобретени  1. Микропрограммное устройство управлени  с коррекцией дефектных микрокоманд, содержащее основную пам ть , дополнительную пам ть, преобразователи ) адреса, регистр микрокоманды и узел выработки .микроопераций причем разр ды микрокоманды адресног входа устройства соединены с адресным входом основной пам ти, выход которой соединен с первым информационHMNt входом регистра микрокоманды, второй информационный вход которого соединен с выходом дополнительной пам ти , адресный вход которой соединен с выходом преобразовател  адреса, выход регистра микрокоманды соединен г информационным входом узла выработки микроопераций, выход которого соединен с информационным выходом устрюйства , отличающеес  тем, что, с целью упрс цени  устройства и повыиени  быстродействи , оно дополнительно содержит узел задани  режимов и узел анализа адреса, причем группа относительных- разр дов адресного входа устройства соединена с первой группой.адресных входов преобразовател  адреса, втора  группа адресных входов которого соединена с группой -разр дов номера, модул  адресного входа устройства, разр ды номера-разр да которого соединены с первым входом узла анализа адреса, второй и третий входы которого соединены соответственно с разр дами номера сегмента и разр дами адреса  чейки адресного входа устройства, выход узла анализа адреса соединен с управл ющим входом регистра микрокоманд НС входом узла задани  режимов , выход которого соединен с управл ющим входом узла выработки микроопераций . 2. Ус тройс тво по п. 1, отличаю щеес   тем, что узел анализа адреса содержит m накопительных элементов, дешифратор и коммутатор, причем управл ющий вход коммутатора соединен с первьм входом узла анализа адреса, второй вход которого соединен с входом дешифратора, группа выходов которого соединена с управл ющим входом соответствующего накопительного элемента, адресные входы котойлх соединены с третьим входом узла .анализа адреса, выходы накопительных элементов соединены с соотетствующим входом коммутатора, выод которого соединен с выходом уза анализа адреса. Источники информации, рин тые во внимание при экспертизе 1.Хассон С. Микропрограммное усройство управлени  вып. 1. М., 197.4.
2. 2.Патент Франции 2328263, л; Gll С 29/00, оаублик. 1977(про- .. отип).

   г

   03IL

   к 15

   17

   .