SU528611A1 - Оперативное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике.

Известно онеративное запоминающее устройство , содержащее адресные и информационные шины и блоки пам ти 1. Старшие разр ды кода адреса указывают номер блока устройства, младшие - адрес  чейки внутри блока. Основным недостатком такого устройства  вл етс  недостаточна  надежность, даже в тех случа х, когда информаци  кодируетс  корректирующим кодом, некоторые одиночные неисправности блоков пам ти могут привести к некорректируемым ошибкам.

Известно также устройство, содержащее регистр числа, регистр адреса и блока пам ти, каждый из которых содержит один разр д информации , закодированной кодом, корректирующим одиночные ошибки 2. В этом устройстве корректируютс  любые ошибки, вызванные одиночнымн неисправност ми блоков пам ти. Основным недостатком этого устройства  вл етс  то, что один программно доступHbiii модуль устройства содержит столько блоков пам ти, сколько разр дов имеет кодовое слово, что приводит к увеличению стоимости, особенно небольших вычислительных систем.

Наиболее близким но техпической сущности к данному изобретению  вл етс  оперативное запоминающее устройство, содержащее входной регистр, подключенный к блокам пам ти.

выходной регистр, адресный блок 3. В этом устройстве слова разбиваютс  на равные по величине группы, кажда  из которых хранитс  в одном блоке пам ти. Условие равенства

групп накладывает довольно жесткие ограничени  на длину слова и допустимые методы кодировани . Это ириводит к снижению надежности устройства и его эффективной емкости .

Целью изобретени   вл етс  повышение надежности устройства и его эффективной емкости .

Это достигаетс  тем, что устройство содержит дешифраторы и элементы И-ИЛИ по

числу блоков пам ти, входы дешифраторов подключены к выходам адресного блока, выходы дешифраторов соединены с одними входами эле.ментов И-ИЛИ, другие входы которых подключены к выходам соответствующих

блоков пам ти, а выходы элементов И-ИЛИ соединены со входами выходного регистра.

Иа чертеже изображена блок-схема предлагаемого устройства.

Устройство содержит входной регистр 1, адресный блок 2, блоки 3 иам ти, каждый из которых содержит накопитель, адресные и разр дные цепи и т. д. (на чертеже не ноказаны ), дешифраторы 4 и элементы И-ИЛИ 5 по

Claims (3)

1. числу блоков пам ти, п выходной регистр 6. Устройство может работать в двух режимах: «Запись и «Считывание. Режим «Запись.; Кодовое слово поступает;на входной регистр 1, одновремеино в аДресиый блок 2 поступает код адреса и во все блоки-З пам ти поступает сигнал «Запись. В следующем такте во все блоки 3 пам ти поступает код адреса из адресиого блока 2 и записываемое слово с входпого регистра 1. Каждый блок 3 пам ти, получив код адреса и сигпал «Запись начинает работать иезависимо от других блоков 3 пам ти , выбирает па свой регистр числа адресуемую  чейку пам ти и устанавливает св зь между входными лини ми блока и триггерами регистра числа блока, после чего информаци  с регистра числа блока переписываетс  в адресуемую  чейку. Режим «Считывани . В адресный блок 2 поступает код адреса, во все блоки 3 пам ти поступает сигнал «Считывание . В следующем такте из адресного блока 2 во все блоки 3 пам ти и на все дешифраторы 4 поступает код адреса. Каждый блок 3 пам ти, получив код адреса и сигнал «Считывание , независимо от остальных блоков осуществл ет чтение адресуемых разр дов кодового слова и передачу их на элементы И- ИЛИ 5. Каждый дешифратор 4, прин в код адреса, определ ет, из каких блоков 3 пам ти следует считать те разр ды кодового слова, которые определ ютс  выходами св занного с данным дешифратором 4 элемента И-ИЛИ 5. Каждый элемент И-ИЛИ 5 передает разр ды , считанные из блоков 3 пам ти, номера которых определены св занными с элементом И-ИЛИ дешифратором 4, на соединенные с выходами элемента И-ИЛИ триггеры выходного регистра 6. Если в устройстве возникла одиночна  неисправность , то она может исказить лишь те разр ды кодового слова, которые хран тс  в одном блоке пам ти. Корректирующа  способность используемого кода должна обеспечивать возможность исправл ть такие ошибки. Пример. Пусть в устройстве необходимо хранить слова, представленные в системе остаточных классов своими остатками по основани м 3, 5, 7, 11, 13, 17, где 3, 5, 7, 11 -информационные , а 13 и 17 - контрольные основани . Известно, что введение двух контрольных оснований обеспечивает возможность коррекции любой ошибки, искажающей остаток по одному из оснований. Дл  представлени  остатков по выбранным основани м нужно 2, 3, 3, 4, 4, 5 двоичных разр дов дл  оснований 3, 5, 7, 11, 13, 17 соответственно . Таким образом, кодовое слово содержит 2+3+3+4--|-4-г5-21 разр д и разбито на 6 групп, в 1-й группе - 2 разр да, во 2-й и 3-й группах - по 3 разр да, в 4-й и 5-й группах-по 4 разр да, и, наконец, в 6-й группе - 5 разр дов. Дл  рассматриваемого примера устройство содержит 6 блоков пам ти, входной регистр содержит 21 триггер. В режиме «Запись, если код адреса четный , то в i-й блок пам ти записываетс  t-а  группа разр дов кодового слова, если же код адреса нечетный, то в 1-й блок записываетс  6-  группа разр дов, во 2-й-4- , в 3-й-5- , в 4-й - 2- , в 5-й-3-  и в 6-й- 1- . В режиме «Считывание, если код адреса четный, то значение выходов t-ro дешифратора равио г, если же код адреса нечетный, то значение выходов 1-го дешифратора равно 6, 2-го-4, 3-го-5, 4-го-2, 5-го-3, 6-го-1. Дл  наиболее характерных случаев (например , при представлении чисел в системе остаточных классов) использование предлагаемого устройства позвол ет увеличить эффективную емкость устройства на 30-60%. Формула изобретени  Оперативное запоминающее устройство, содержащее входной регистр, подключенный к блокам пам ти, выходной регистр и адресный блок, отличающеес  тем, что, с целью повышени  надежности устройства и его эффективной емкости, оно содержит дешифраторы и элементы И-ИЛИ по числу блоков пам ти, входы дешифраторов подключены к выходам адресного блока, выходы дешифраторов соединены с одними входами элементов И-ИЛИ, ругие входы которых подключены к выходам соответствующих блоков пам ти, выходы элементов И-ИЛИ соединены со входами выходного регистра. Источники информации, прин тые во вниание при экспертизе: 1.С. А. Майоров, Г. И. Новиков «Принциы организации цифровых машин. Л., «Маиностроение , 1974, стр 380-381.
2. 2.Патент США № 3436734, кл. 340-172.5, 1971 г.
3. 3.ШЕЕ Trausaetions on Computers, March, 973, стр. 269-275 (прототип).

   4

   Г

   s

   u

   f