SU928421A1 - Запоминающее устройство с исправлением ошибок - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ ОШИБОК

1

Изобретение относитс  к запоминающим устройствам..

Известно запоминающее устройство с исправлением одиночных ощибок, содержащее блок пам ти, соединенный с регистром числа , выполненным на триггерах со счетным входом, и блок контрол , осуществл ющий контроль считанной информации по четности 1.

Недостатком этого запоминающего устройства  вл етс  сильное снижение быстродействи  за счет повторных циклов записи и считывани  в процессе исправлени  ощибки.

Наиболее близким техническим рещетшем к данному изобретению  вл етс  запоминающее устройство с исправлением ошибок, вызвызванных дефектами накопител , содержащее основной и дополнительный .блоки пам ти , адресные входы которых соединены с блоком выборки адреса, регистр числа, информационные входы которого соединены с выходами основного блока пагм ти, а управл ющие входы - с выходами элементов И, блок контрол , входы которого соединены

с выходами основного блока пам ти, а вы ходы - с входом регистра числа и входами логических элементов И. дешифратор, входы которого соединены с выходами дополнительного блока пам ти, а выходы - с входами логических элементов И. Исправление ошибок , вызванных наличием в основном блоке пам ти дефектных запоминающих элементов, происходит при воспроизведении информации по сигналу, поступающему из блока конт10 рол  путем инвертировани  информации в ошибочном разр де регистра числа номер ошибочного разр да хранени  в дополнительном блоке пам ти 2.

Недостатком этого запоминающего устрой15 ства  вл етс  низка  надежность вследствие невозможности обнаружени  и исправлени  ошибок, вызванных. эксплуатацио1шыми отказами запоминающих элементов.

Целью изобретени   вл етс  повыщение

30 надежности запоминающего устройства.

Claims (4)

1. Поставленна  цель достигаетс  тем, что в запоминающее устройство с исправлением ошибок, содержащее формирователь адресных сигналов, зыход которого соединен со входами основного и дополнительного накопителей , выходы которых подключены соответственно к первым входам регистра числа и дешифратора, выход которого соединен со вторым входом регистра числа, введены блок анализа ошиббк, блок классификации ошибок и блок контрол , причем входы блока анализа ошибок подключены соответственно к первому выходу блока контрол  и выходу дополнительного накопител , а выходы соединены соответственно со вторым входом дешифратора и одним из входов блока классификации ошибок, другой вход которого подключен к второму выходу блока контрол , вход которого соединен с выходом основного накопител , первйй выход блока классификации ошибок  вл етс  одним из выходов устройства, а второй и третий выходы соединены соответственно с третьим и четвертым входами дешифратора. При этом блок анализа ошибок целесообразно вьшо1шить в виде блока, содержашего сумматор по модулю .два, эдементы ИЛИ и схему сравнени , выходы которых  вл ютс  выходами блока, входы первого элемента ИЛИ и одни из входов сумматора по модулю два и схемы сравнени  объединены и  вл ютс  одним из входов блока, входы второго элемента ИЛИ и другие входы сум матора по модулю два и схемы сравнени  объединены и  вл ютс  другим входом блойа Блок классификации ошибок целесообразно вьшолнить в виде блока, содержа1цего эл менты И, ИЛИ и НЕ,, причем выход первого элемента И  вл етс  одним из выходов бло ка,, выходы второго и третьего элементов И подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходом третьего элемента И, а выходы  вл ютс  другими выходами блока, одни из входов элементов И подключены к одним из входов блока, другие входы кото .рого через элементы НЕ соединены с други ми входами элементов И. Предпочтительным вариантом выполнени  блока контрол   вл етс  блок, содержаший узел контрол  на нечетность и последовательно соединенные шифратор и схему сравнени , выход которой  вл етс  одним из выходов блока, другим выходом которого  вл етс  выход узла контрол  на нечетность входы схемы сравнени , шифратора и узла контрол  на нечетность объединены и  вл ютс  входом блока., На фиг, 1 изображена структурна  схема предложенного запоминающего устройства с исправлением ошибок; на фиг. 2 - часть этой схемы с детальным раскрытием структу 1.4 ры дешифратора, блока анализов ошибок и j блока классификации ошибок; на фиг. 3 структурна  схема блока контрол . Запоминающее устройство (см. фиг. 1) содержит формирователь 1 адресных сигналов , основной 2 и дополнительный 3 накопители , блок 4 контрол , блок 5 анализа ошибок, блок 6 классификации ошибок, дешифратор 7 и регистр 8 числа. Блок 5 содержит (см. фиг. 2) сумматор 9 по модули два, элемент ИЛИ 10, схему 11 сравнени  и элемент ИЛИ 12. Блок 6 содержит элементы И 13-16, элементы НЕ 17-23, элементы ИЛИ 24 и 25. Дешифратор 7 содержит два дополнительных дешифратора 26 и 27 и элемент ИЛИ 28. Блок 4 содержит (см. фиг. 3) шифратор 29, схему 30 сравнени  и узел 31 контрол  на нечетность. При этом накопитель 2 (см. фиг. 1) содержит некоторое количество дефектных запоминающих элементов , но не более одного по каждому адресу. В адресах дефектных запоминающих элементов заранее хран тс  коды номеров дефектных разр дов. Накопитель 3 дефектов не имеет. Запоминающее устройство работает следующим образомФормирователь I вырабатывает код адреса, который одновременно поступает на адресные входы основного 2 и дополнительного 3 накопителей. В основном накопителе 2 хран тс  коды чисел вместе с контрольными разр дами, например кода Хемминга с минимальным кодовым рассто нием, равным четырем. В режиме воспроизведени  информации число из основного, накопител  2 поступает на блок 4 контрол , который формирует синдром. Синдром  вл етс  номером ошибочного разр да числа при возникновении одиночной ошибки и суммой по модулю два номеров ошибочных разр дов числа - при возникновении двукратной ошибки. Блок 4 контрол  формирует также сигнал контрол  числа на нечетность. Синдром и код номера дефектного запоминающего элемента из накопител  3 поступает в блок 5. Блок 5 вырабатывает сигналы управлени  в случа х: по влени  синдрома, не равного по влени  кода номера дефектного запоминающего элемента, не равного по влени  синдрома, не равного коду номера дефектного запоминающего элемента. Блок 5 производит также суммирование по модулю два синдрома и коды номера дефектного запоминающего элемента, считанного из накопител  3. Управл ющие сигналы с блока 5 одновременно с сигналом контрол  числа на нечетность с блока 4 контрол  поступают в дешифратор 7. Код номера дефектного запоминающего элемента из накопител  3 и сумма по модулю два этого кода и синдрома из блока 5 поступают в дешифратор 7. Если ошибок в числе нет, то на управл ющих выходах блока 5 сигналы отсутствуют, т.е. синдром и код номера дефектного запоминающего элемента равны друг другу и равны нулю. При отсутствии управл ющих сигналов на этих выходах блока 5 на его информационных выходах присутствует нулевой код. Число, поступившее из накопител  2 на регистр 8 числа, готово к вьщаче. Если однократна  ошибка вызвана отказо запоминающего элемента в процессе эксплуатации устройства, то на выходах блока 5 присутствуют управл ющие сигналы, которые говор т о наличии синдрома, не равного нул |КОда номера дефектного запоминающей) элемента , равного нулю, и об их неравенстве. При такой комбинации сигналов на управл ющих выходах блока 5 на его информационных выходах присутствует код, совпадающий с синдромом, который поступает на входы Дешифратора 7. Сигналы с выходов блока 5 поступает на блок 6. По сигналу с блока 6 сигнал с возбужден ного выхода дешифратора 7 поступает на вход регистра 8 числа, исправл   ошибку пу тем инвертировани  информации в соответствующем разр де регистра 8 числа. Если однократна  ошибка вызвана технологическим отказом запоминающего элемента то на выходах блока 5 присутствуют управл ющие сигналы, которые говор т о наличии синдрома кода номера дефектного запоминаю щего элемента, не равных нулю и об их равенстве. . При такой комбинации сигналов на управл ющих выходах блока 5 на первых его информационных выходах присутствует код, совпадающий с кодом номера дефектного запоминающего элемента. Код номера дефектного запоминающего элемента, считанный из накопител  3, поступает на входы де шсфратора 7, мину  блок 5. Сигналы с выходо блока 5 поступают в блок 6. По сигналу с блока 6 сигнал с возбужденного вьгхода дещифратора 7 поступает на вход регистра 8 числа, исправл   ошибку путем инвертирова-. НИЛ информации в соответствующем разр де регистра 8 числа. Если двукратна  ошибка вызвана эксплуатационным и технологическим отказами запоминающих элементов, то на управл ющих выходах блока 5 присутствуют сигналы, которые говор т о наличии синдрома и кода номера дефектного запоминающего элемента , не равных нулю, и об fix неравенсгёе. При такой комбинации сигналов на управл ющих выходах блока S на его информаци окных выходах присутствует код,  вл ющийс  номером того ошибочного разр да числа, ошибка в которой вызвана наличием эксплу атационного отказа запоминающего элемента. Код с выходов блока 5 и код номера дефектного запоминающего элемента из накопител  3 поступают на дешифратор 7. Сигналы с блока 6, сигналы с возбужденных выходов дешифратора 7 поступают на входы регистра 8 числа, исправл   двукратную ошибку путем инвертировани  информации в соответствующих разр дах регистра 8 числа. Сели возникла неисправ 1а  ошибка, блок 6 посьийет сигнал на выход устройства, Предлагаемое запоминающее устройство с исправлением ошибок, вызванных дефектами накопител  и эксплуатационными отказами запоминающих элементов, отличаетс  от известного устро}4ства тбм, чт® имеет более высокую надежность за исправлени  ошибок, вызванных зксплуатационными отказами запоминающих элементов. Формула изобретени  1.Запоминающее устройство с исправлением ошибок, содержащее формирователь адресных сигналов, выход которого соединен со входами основного и дополнительного накопителей, выходы которых подключены соответственно- к первым входам регистра числа и дешифратора, выход которого соединен со вторым входом регистра числа, о тличающеес  тем, что, с целью повышени  надежности устройства, оно содержит блок анализа ошибок, блок классификации ошибок и блок контрол , причем входы блока анализа ошибок подключены соответственно к первому выходу блока контрол  и выходу дополнительного накопител , а выходы соединены соответственно со вторым входом дешифратора и одним из входов блока классификации ошибок, другой вход которого подключен к второму выходу блока контрол , вход которого соединен с выходом основного накопител , первый выход блока классификации ошибок  вл етс  одним из выходов устройства, а второй и третий выходы соединены соответственно с третьим и четвертым входами дешифратора.
2. 2.Устройство поп. 1отличающ е е с   тем, что блок анализа ошибок содержит сумматор по модулю два, элементы ИЛИ и схему сравнени , выходы которых  вл ютс  выходами блока, входы первого элемента ИЛИ и одни из входов сумматора по модулю два и схемы сравнени  объединены и  вл ютс  одним из входов блока, входы второго элемента ИЛИ и другие входы сумматора по модулю два и схемы сравнени  объединены и  вл ютс  другим .входом блока.
3. 3. Устройство по п. 1, о т л и ч а ющ е е с   тем, что блок классификации ошибок- содержит элементь И, ИЛИ и НЕ, причем выход первого элемента И  вл етс  одним из выходов блока, выходы второго и третьего элементов И подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходом третьего элемента И, а выходы  вл ютс  другими выходаК1и блока, одни из входов элементов И подключены к одним из входов блока, дрзтие вхо284218

   ды которого через элементы НЕ соединены с другими входами элементов И.
4. 4. Устройство по п. 1, о т л и ч а ю щ е е с   тем, что блок контрол  содер5 жит узел контрол  на нечетность и последовательно соединенные шифратор и схему сравнени , выход которой  вл етс  одним из выходов блока, другим выходом которого  вл етс  выход узла контрол  на нечет10 иость, входы схемы сравнени , шифратора и узла контрол  на нечетность объединены и  вл ютс  входом блока.

   Источники информации, tsприн тые во внимание при экспертизе

   1.Авторское свидетельство СССР №333605, кл. G 11 С 29/00, 1970.

   2.Авторское свидетельство СССР №686085, кл. G 11 С 29/00, 1978 (прототип).

   29

   От 2

   Л

   Фиг.5