SU1149318A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистры пр мого и обратного кодов, блок контрол , первые блок декодировани . Дешифратор, блок коррекции, блок сравнени  и блок управлени , причем информационные входы накопител  подключены к инверсным выходам регистра пр мого кода, а Выходы накопител  соединены с информационными входами регистров пр мого и обратного кодов, пр мые выходы регистра пр мого кода соединены с одними входами блока контрол , первого блока коррекции и входами первого блока декодировани , одни выходы которого подключены к входам первого дешифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнени , другие входы которого подключены к выходам блока контрол , выходы блока контрол , первого блока сравнени  и другие выходы первого блока декодировани  подключены соответственно к первому, второму, третьему и четвертому входам блока управлени , первый, второй и третий выходы которого соединены соответственно с управл ющими входами накопител  и регистров пр мого и обратного кодов, п тый и шестой входы и четвертый и п тый выходы блока управлени   вл ютс  соответственно управл ющими входами и контрольными выходами устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены вторые блок декодировани , дешифратор, блок коррекции, блок сравнени , а также блок элементов И-ИЛИ, причем выходы регистра обратного кода подключены к другим входам блока контрол , к входам S второго блока декодировани  и одним входам второго блока коррекции, одни выходы второго блока декодировани  соединены с входами второго дешифратора, выходы которого подключены к другим входам второго блока коррекции и одним входам второго блока сравнени , другие входы которого соединены с выходами блока контрол , выход второго блока сравнени  и другие выходы второго блока декодировани  подклю чены соответственно к седьмому, восьмому и дев тому входам блока управлени , ходы первого и второго блоков коррекции СдЭ 00 соединены с информационными входами блока элементов И-ИЛИ, управл ющие входы которого подключены к шестому и седьмому выходам блока управлени , выходы блока элементов И-ИЛИ  вл ютс  информационными выходами устройства.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве основного и вспомогательного ЗУ в вычислительных системах.

Известно запоминающее устройство с самоконтролем, содержащее накопитель, выход которого подключен к входам регистров пр мого и обратного кодов, блок обнаружени  отказавщих разр дов, входы которого соединены с; пр мыми выходами регистров пр мого и обратного кодов, корректирующее устройство, вход которого соединен с выходом регистра пр мого кода, схему равенства кодов, к входам которой подключены выходы блока обнаружени  отказавщих разр дов и корректирующего устройства, блок управлени , входы которого св заны с выходами корректирующего устройства и схемы равенства кодов, а выходы - с входами регистров пр мого и обратного кодов и блока элементов И, к вторым входам которого подключен выход корректирующего устройства. Выход регистра пр мого кода соединен с входом накопител  1.

Недостатками этого устройства  вл ютс  ограниченные обнаруживающа  и корректирующа  способности при по влении ощибок , вызванных сбо ми, а также, совместным действием отказов и сбоев.

Наиболее близким к изобретению  вл етс  запоминающее устройство с самоконтролем , содержащее накопитель, регистры пр мого и обратного кодов, коммутатор , блок декодировани , дешифратор, блок контрол , блок коррекции, элемент ИЛИ, блок элементов И-ИЛИ, регистр, блок управлени , причем информационные входы накопител  подключены к инверсным выходам регистра пр мого кода, а выходы накопител  соединены с информационными входами регистров пр мого и обратного кодов , пр мые выходы регистра пр мого кода соединены с одними входами блока контрол  и коммутатора, другие входы которых подключены, к выходам регистра обратного кода, выходы-коммутатора соединены с входами блока декодировани  и одними входами блока коррекции, выходы которого соединены с инфо1рмационными входами регистра, выходы блока декодировани  подключены к входам дещифратора и элемента ИЛИ, выходы дешифратора подключены к другим входам блока коррекции и одним входам блока элементов И-ИЛИ, другие входы которого соединены с выходами блока контрол , одни выходы блока управлени  подключены к управл ющим входам накопител , регистров пр мого и обратного кодов , регистра, другие выходы  вл ютс  контрольными выходами устройства , выходы элемента ИЛИ, блока элементов и-ИЛИ подключены к входам блока управлени  2.

Недостатками известного устройства  вл ютс  ограниченные обнаруживающа  и корректирующа  способности.

Целью изобретени   вл етс  повышение надежности устройства.

Поставленна  цель достигаетс  тем, что

в запоминающее устройство с самоконтролем , содержащее накопитель, регистры пр мого и обратного кодов, блок контрол , первые блок декодировани , дешифратор, блок коррекции, блок сравнени  и блок управнени , причем информационные входы

5 накопител  подключены к инверсным выходам регистра пр мого кода, а выходы накопител  соединены с информационными входами регистров пр мого и обратного кодов, пр мые выходы регистра пр мого кода соединены с одними входами блока контрол , первого блока коррекции и входами первого блока декодировани , одни выходы которого подключены к входам первого дещифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнени , другие входы которого подключены к выходам блока контрол , выходы блока контрол , первого блока сравнени  и другие выходы первого блока декодировани  подключены соответственно к первому , второму, третьему, и четвертому входам блока управлени , первый,второй и третий выходы которого соединены соответственно с управл ющими входами накопител  и регистров пр мого и обратного кодов, п тый и шестой входы и четвертый и п тый выходы блока управлени   вл ютс  соответственно управл ющими входами и контрольными выходами устройства, введены вторые блок декодировани , дещифратор , блок коррекции, блок сравнени , а так° же блок элементов И-ИЛИ, причем выходы регистра обратного кода подключены к другим входам блока конт-рол , к входам второго блока декодировани  и одним входам второго блока коррекции, одни выходы

5 второго блока декодировани  соединены с входами второго дешифратора, выходы которого подключены к другим, входам второго блока коррекции и одним входам второго блока сравнени , другие входы которого соединены с выходами блока контрол ,

0 выход второго блока сравнени  и другие выходы второго блока декодировани  подключены соответственно к седьмому, восьмому и дев тому входам блока управлени , выходы первого и второго блоков коррекции соединены с информационными входами блока элементов И-ИЛИ, управл ющие входы которого подключены к щестому и седьмому выходам блока управлени , выходы блока элементов И-ИЛИ  вл ютс  информационными выходами устройства. На фиг, 1 приведена блок-схема предла гаемого устройства; на фиг. 2 - блок управлени ; на фиг. 3 - один из вариантов первого блока декодировани  (второй блок декодировани  строитс  аналогичным образом ). Устройство содержит накопитель 1, выход которого подключен к входам регистров пр мого 2 и обратного 3 кодов, инверсный выход регистра пр мого кода соединен с информационным входом накопител  1. Пр мые выходы регистра 2 пр мого кода подключены к входам первого блока 4 декодировани , первым входам первого блока 5 коррекции, а также первым входам блока 6 контрол , инверсные выходы регистра 3 обратного кода соединены с входами второго блока 7 декодировани , с первыми входами второго блока 8 коррекции и с вторыми входами блока 6. Выходы 9 первого блока 4 декодировани  св заны с входами первого дешифратора 10, а выходы 11.1 и 11.2 - с соответствующими входами блока 12 управлени . Выходы 13 второго блока 7 декодировани  соединены с входами второго дешифратора 14, а выходы 15.1 и 15.2 - с соответствующими входами блока управлени . Выходы блока 6 контрол  подключены к входам блока 12 управлени  и к первым входам первого 16 и второго 17 блоков сравнени , с вторыми входами которых соединены выходы дешифраторов 10 и 14 соответственно. Выходы дешифратора 10 подключены к вторым входам блока 5 коррекции, а выходы дешифратора 14 - к вторым входам блока 8 коррекции . Выходы блоков коррекции св заны с входами блока элементов И-ИЛИ 18, выходы 19 которого  вл ютс  информационными выходами устройства. Управл ющие выходы блока управлени  подключены к входам блока элементов И-ИЛИ 18. Блок 12 управлени  имеет входы 20 и 21, по которым поступают сигналы от источника тактового питани  и считывани  соответственно , а также выходы 22-24, которые подключены к управл ющим входам блоков 1, 2 и 3 соответственно, выход 25 дл  выдачи сигнала «Ошибка и выход 26, по которому выдаетс  сигнал «Готовность. Блок 12 управлени  (фиг. 2) содержит первый дешифратор 27, к которому подключены выходы 11.1 и 11.2 первого блока 4 декодировани , второй дешифратор 28, с входами которого св заны выходы 15.1 и 15,2 второго блока 7 декодировани , а также п-входовой элемент ИЛИ-НЕ 29, с входами которого соединены выходы 6.1, 6.2,..., 6.П блока 6 контрол  (п - длина  чейки накопител  1). Выходы 28.4 и 28.3 дешифратора 28 св заны с входами элемента ИЛИ 30, выходы 28.2 и 27.2 - с входами элемента И 31, а выходы 27.3 и 27,4 - с входами элемента ИЛИ 32. К входам элемента И 33 подключены выход элемента ИЛИ-НЕ 29 и выход элемента И 31. С входами элемента И 34 соединены выход 27.2 и выход элемента И 30, а с входами элемента И 35 - выход первого блока 16 сравнени  и выход элемента И 31, который также подключен к входу элемента И 36, второй вход которого св зан с выходом блока 17. К входам элемента И 37 подключены выход элемента ИЛИ 32 и выход 28.2 дешифратора 28. Входы элемента ИЛИ 38 соединены с выходами элементов И 33 - 35 и выходом 27.1 дешифратора 27, а его выход 39 - с одним из входов блока элементов И-ИЛИ 18. Выходы элементов И 36 И 37 и выход 28.1 св заны с входами элемента ИЛИ 40, выход 41 которого подключен к входам блока элементов И-ИЛИ 18. Выходы 39 и 41 блока 12 управлени  подключены к инверсным входам элемента И 42, выход 25 которого  вл етс  выходом сигнала «Ошибка. Блок управлени  содержит также три D-триггера 43-45, входы С которых подключены к входу 20 источника тактового питани , а их инверсные выходы соединены с входами элементов И 46, выход 26 которого  вл етс  выходом сигнала «Готовность и св зан с одним из входов элемента И 47, к второму входу которого подключен вход 21 сигнала считывани . Пр мые выходы 22 и 24 триггеров 44 и 45 подключаютс  к управл ющим входам накопител  1 и регистра 3 обратного кода соответственно. Выход 22, кроме того, св зан с входом D-триггера 45. Выход элемента И 47 соединен с входом D-триггера 43, пр мой выход 23 которого подключен куправл ющему входу регистра 2 пр мого кода, а инверсный выход триггера 43 св зан с одним из входов элемента ИЛИ-НЕ 48, к второму входу которого подключен выход 27.1. Выход элемента 48 соединен с D-входом триггера 44. Блок 4 декодировани  (фиг. 3) при п-8 состоит из сумматоров 49-52 по модулю два, к входам которых подключены соответствующие выходы регистра 2 пр мого кода, а выходы соединены с входами элемеатов НЕ 53-56 соответственно. Выходы элементов НЕ 53-55  вл ютс  выходами 9 блока 4 декодировани  и подключены к входам дешифратора 10, а также к входам элемента ИЛИ 57. Выход 11.1 элемента ИЛИ 57 и выход 11.2 элемента НЕ 56 соединены с соответствующими входами блока 12 управлени . Аналогичным образом строитс  блок 7 декодировани . Блоки 5 и 8 коррекции, а также блок 6 обнаружени  отказавших разр дов, легко выполнить на элементах ИСКЛЮЧАЮЩЕЕ

ИЛИ, а блоки 16 и 17 сравнени  представл ют собой элементы И-ИЛИ.

Устройство работает следующим образом .

В накопителе 1 хранитс  информаци , представленна  в коде Хэмминга, исправл ющем одну и обнаруживающем две ошибки. Такой код имеет основные контрольные разр ды (ОКР), каждый из которых контролирует по четности свою группу разр дов (группы формируютс  так, чтобы последовательный опрос основных контрольных разр дов указал место ошибки ), и один дополнительный контрольный разр д (ДКР), осуществл ющий проверку на четность всего кода. При чтении информации слово с некоторой  чейки накопител  1 поступает на регистр 2 пр мого кода, а затем в блок 4 декодировани  и блок 5 коррекции. При декодировании слова возможны следующие случаи: ДКР ОКР Управл юща  Номер выхода информаци  дешифратора

0О«В 1

11«1 2 I О «С 3 О 1 4

Если ошибки отсутствуют (ДКР 0, ОКР 0), то на первом выходе 27.1 дешифратора 27 по вл етс  управл ющий сигнал «Выдача кода («В). Выход 11 блока 4 декодировани  представл ет собой две шины: шина 11.1 - дл  ОКР, шина 11.2 - дл  ДКР. ОКР О значит, что значени  всех основных контрольных разр дов равны нулю, а ОКР 1 - значение хот  бы одного основного контрольного разр да отлично от нул , в последнем случае значени  основных контрольных разр дов, если их рассматривать как код, представл ют собой номер разр да считанного слова , содержащий ошибку. Этот номер с выхода 9 блока 4 декодировани  поступает на дещифратор 10.

При ДКР-1 и ОКР-1 декодируемое слово содержит ошибку нечетной кратности 1,3, 5.... Этот случай обозначен «1, ему соответствует сигнал на выходе 27.2 дешифратора 27. Если ДКР-1 и ОКР-0, то это значит , что в слове имеетс  ошибка нечетной кратности, причем така , что сумма номеров ошибочных разр дов по модулю два равна нулю. Это возможно в некоторых случа х при по влении ошибки кратности 3,5,.... Эта ситуаци  обозначена «С и ей соответствует сигнал на третьем выходе 27.3 дешифратора 27.

Слово содержит ошибку четной кратности (обозначено «2), если ДКР 0 и . Об этом свидетельствует сигнал на четвертом выходе 27.4 дешифратора 27.

Если считанное слово ошибок не содержит , то информаци  из блока 5 коррекции через блок элементов И-ИЛИ 18 поступает на выход 19 и потребителю по выходу 26

выдаетс  сигнал «Готовность. В противном случае блок управлени  вырабатывает управл ющие сигналы дл  реализации следующей последовательности действий. Код, содержащийс  в регистре 2, через его инверсный выход записываетс  в ту же  чейку накопител  1 и считываетс  на регистр 3 обратного кода. Затем информаци  с пр мого выхода регистра 2 пр мого кода и инверсного выхода регистра 3 обратного кода одновременно поступает в блоки 4 и 7 декодировани  и блоки 5 и 8 коррекции соответственно. Код номера ошибочного разр да, полученный при декодировании в блоках 4 и 7, поступает на дешифраторы 10 и 14.

В блоках 5 и 8 коррекции производитс 

0 сложение по модулю два считанного кода и кода, полученного в результате дешифрации . Эта операци  представл ет собой коррекцию считанного слова. Информаци  с выходов 11 и 15 блоков 4 и 7 поступает в

5 блок 12 управлени .

Слова с пр мых выходов регистра 2 и инверсных выходов регистра 3 одновременно поступают в блок 6 контрол , в котором по несовпадению разр дов пр мого и обратного кодов определ ютс  отказавшие разр ды. Полученный в результате этой операции п-разр дный код поступает на блоки 16 и 17 сравнени  и на элемент ИЛИ 29 блока 12 управлени . На блоки 16 и 17 поступает также код с выходов дешифраторов 10 и 14, с выходов блоков

16 и 17 в случае совпадени  номера ошибочного разр да, определенного при декодировании , с одним из номеров отказавших разр дов, определенных в блоке 6 контрол , сигналы поступают в блок 12

0 управлени .

По сигналу с блока 12 управлени  выдача верной информации производитс  либо с блока 5, либо с блока 8. При обнаружении неисправимой ошибки блок 12 управлени  выдает сигнал «Ошибка. В этом случае

информаци  на выход 19 не поступает.

Пример. Пусть первоначально записываема  в  чейку накопител  1 информаци  имела вид 01011011

,

AI

А2

АЗ

Информаци  представлена в коде Хэмминга; АО- дополнительный контрольный разрад; AI-АЗ - основные контрольные разр ды. Каждый из контрольных разр дов контролирует свою группу разр дов, эти разр ды подчеркнуты.

Пусть при обращении к данной  чейке на регистре 2 получен код 01001001, 01234567

содержащий две ощибки. Допустим, что в третьем разр де ошибка вызвана сбоем, а в щестом разр де - отказом запоминающего элемента. После определени  этой ситуации блоком 4 декодировани  считанный код с инверсного выхода регистра 2 записываетс  в ту же  чейку и считываетс  на регистр 3.

Таким образом, регистр 2 содержит код О 1 О О 1 О U 1 (. ), Регистр 3-101 10100, ав блоки 7 и 8 поступает код О 1 О Q. 1 О 1 1 (ОКР 1, ДКР 1), содержащий ощибку в третьем разр де.

В блоки 4 и 5 поступает содержимое регистра 2 пр мого кода.

После декодировани  в блоке 4 основной контрольный разр д показывает, что имеетс  ощибка в п том разр де, а ОК,Р в блоке 7 показывает наличие ощибки в

третьем разр де. Таким образом, после коррекции имеем в блоке 5 коррекции 01001 1 О 1, а в блоке 8 коррекции 01011011.

На вход дешифратора 27 поступает код 01, на вход дешифратора 28 - код 11, поэтому первый дешифратор вырабатывает сигнал «2 (выход 27.4), а второй - «1 (выход 28.2). Срабатывают элементы ИЛИ 32, И 37, ИЛИ 40 и сигнал с выхода последнего разрешает выдачу с блока 8 коррекции через блок элементов И-ИЛИ 18 информацию, не содержащую ошибок.

Таким образом, предлагаемое устройство по сравнению с известным позвол ет исд правл ть одиночную ошибку, вызванную сбоем, а также двухкратную ошибку, вызванную одним сбоем и о.аним отказом, имеет более простой блок управлени  (он легко реализуетс  в любой элементной базе), а также более высокое быстродействие, получаемое за счет упрощени  блока управлени  и параллельной обработки информации при чтении по двум независимым каналам.

-«W

.1

11.1 11.215.1 15.2 Ofn16 ij6.n.2 6.П

иг.2

9

-

/

ni

11.2

-

Фиг.5

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистры прямого и обратного кодов, блок контроля, первые блок декодирования, Дешифратор, блок коррекции, блок сравнения и блок управления, причем информационные входы накопителя подключены к инверсным выходам регистра прямого кода, а быходы накопителя соединены с информационными входами регистров прямого и обратного кодов, прямые выходы регистра прямого кода соединены с одними входами блока контроля, первого блока коррекции и входами первого блока декодирования, одни выходы которого подключены к входам первого дешифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнения, другие входы которого подключены к выходам блока контроля, выходы блока контроля, первого блока сравнения и другие выходы первого блока деко дирования подключены соответственно к первому, второму, третьему и четвертому входам блока управления, первый, второй и третий выходы которого соединены соответственно с управляющими входами накопителя и регистров прямого и обратного кодов, пятый и шестой входы й четвертый и пятый выходы блока управления являют ся соответственно управляющими входами и контрольными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторые блок декодирования, дешифратор, блок коррекции, блок сравнения, а также блок элементов И—ИЛИ, причем выходы регистра обратного кода подключены к другим входам блока контроля, к входам второго блока декодирования и одним входам второго блока коррекции, одни выходы второго блока декодирования соединены с входами второго дешифратора, выходы которого подключены к другим входам второго блока коррекции и одним входам второго блока сравнения, другие входы которого соединены с выходами блока контроля, выход второго блока сравнения и другие выходы второго блока декодирования подключены соответственно к седьмому, восьмому и девятому входам блока управления, выходы первого и второго блоков коррекции соединены с информационными входами блока элементов И—ИЛИ, управляющие входы которого подключены к шестому и седьмому выходам блока управления, выходы блока элементов И—ИЛИ являются информационными выходами устройства.