SU436388A1 - ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО:1 Т 5•..:' 'Уу - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств (ЗУ).

Известно ЗУ, содержащее накопитель, адресные входы которого подключены к блоку управлени , а разр дные выходы и входы- к регистру и через первый блок схем «ИЛИ - к блоку кодировани  соответственно , блок декодировани , один из входов которого подсоединен к выходу второго блока схем «ИЛИ, блоки схем «И, схему сравнени .

Недостатком известного ЗУ  вл етс  то, что в нем при увеличении эффективной емкости снижаетс  устойчивость пам ти к отказам в  чейках накопител  и, наоборот, при повышении устойчивости пам ти к отказам в  чейках накопител  уменьшаетс  эффективна  емкость.

Предложенное ЗУ отличаетс  от известного тем, что оно содержит схему определени  кратности отказа, вход которой подключен к одному из выходов блока декодировани , а выход - к одному из входов схемы сравнени , регистр силы корректирующего кода, вход которого подсоединен к выходу схемы сравнени , а выход - к другим входам блока декодировани , схемы сравнени  и входу блока кодировани , триггер, входы которого подсоединены к другому выходу блока декодировани , к выходу блока управлени  соответственно , а выходы - к управл ющим входам блоков схем «И, информационные входы которых подключены к выходам регистра, а выходы- ко входам второго блока схем «ИЛИ.

Эти отличи  позвол ют повысить надежность работы и увеличить эффективную емкость устройства.

На чертеже изобрал ена блок-схема предложенного ЗУ.

ЗУ содержит накопитель 1 с информационным входом 2 и управл ющим входом 3. Разр дный выход 4 -накопител  соединен со входом регистра 5. Пр мой выход 6 регистра 5 через блок схем «И 7, а инверсный выход 8 регистра 5 через блок схем «И 9 св заны со входами блока схем «ИЛИ 10, выход которого соединен с кодовым входом блока декодировани  И. Управл ющий выход 12 блока 11 св зан с блоком управлени  (БУ) 13, имеющим вход 14 и выход 15, и со входом установки, например, в «1 триггера 16. Соответственно выход «О триггера соединен с управл ющим входом блока схем «И 7, а выход «1 триггера - с управл ющим входом блока схем «И 9. Управл ющий выход 17 блока декодировани  11 св зан со входом схемы 18 определени  кратности отказа, выход которой соединен с одним из входов схемы сравнени  19. Выход схемы 19 св зан с

блоком управлени  13 и со входом регистра «ИЛИ 20 корректирующего кода, выход которого соединен с другим входом схемы сравнени  19 и с управл ющими входами блока Пи блока кодировани  21. Информационный выход блока 11 св зан через блок схем «И 22 с информационным выходом 23 устройства. Информационный вход 24 устройства соединен с информационным входом блока кодировани  21. Кодовый выход последнего св зан с одним входом блока схем «ИЛИ 25, с другим входом которого через блок схем «И 26 соединен инверсный выход 8 регистра 5, а выход блока 25 св зан с разр дным входом наконител  1. Накопитель, регистры 5, 20, блоки 11 и 21, вход установки в «О триггера 16, схема 18, управл ющие входы блоков 22, 26 соединены с БУ 13.

Предложенное ЗУ работает следующим образом .

Регистр 20 корректирующего кода, управл ющий блоками 11 и 21, настраиваетс  путем записи в него соответствующего слова на код, сила которого определ етс  максимальной кратностью имеющих место в  чейках наконител  1 отказов (под силой п корректирующего кода подразумеваетс  его способность обнаруживать ошибки кратности от 1 до   включительно). Настройка регистра 20 происходит следующим образом.

В начале работы устройства, когда отказы в  чейках накопител  1 отсутствуют, регистр 20 настраиваетс  на код, исправл юща  способность которого равна, например, k. По мере накоплени  в  чейках накопител  возникающих в разные моменты времени отказов кратности, например, s (s), кратность имеющих место в некоторых из этих  чеек отказов может достигнуть величины k. При этом сила используемого корректирующего кода с помощью регистра 20 устанавливаетс  равной + s при той же исправл ющей способности , равной k. В случае обнаружени  в какой-нибудь  чейке накопител  1 отказа кратности {k + s}, что возможно, когда в  чейке, содержащей й-кратный отказ, произойдет отказ кратности S, регистр 20 перестраиваетс  на код с силой (k+2s), затем при обнаружении отказа кратности (k + Qs) -на код с силой (k + 3s) и так до (). Исправл юща  способность корректирующего кода все врем  остаетс  посто нной н равной k.

В исходном состо нии триггер 16 сигналом с блока управлени  13 устанавливаетс  в«О. На вход 2 накопител  подаетс  адрес  чейки накопител , к которой необходимо обратитьс .

При записи информационное слово по входу 24 поступает в блок кодировани  21, с выхода которого кодовое слово через блок схем «ИЛИ 25 записываетс  в накопитель 1.

При считывании кодовое слово из накопител  1 поступает в регистр 5, а с пр мого выхода 6 регистра 5 через блок схем «И 7 и блок схем «ИЛИ 10 - в блок 11. Блок 11 декодирует кодовое слово, определ ет наличие

или отсутствие неисправимой ошибки в нем, выдава  в соответствии с этим по управл ющему выходу 12 сигнал в БУ 13 и управл   триггером 16, а также определ ет кратность имеющей место ошибки (исправимой или неисправимой ), информаци  о чем поступает по управл ющему выходу 17 в схему 18 (в качестве последней может быть использован, например , накапливающий сумматор).

Если неисправима  ошибка отсутствует, триггер 16 остаетс  в состо нии «О. Информационное слово с выхода блока 11 через блок схем «И 22 поступает на выход 23. При наличии неисправимой ощибки триггер

16 сигналом с управл ющего выхода 12 блока И устанавливаетс  в «1, подключа  инверсный выход 8 регистра 5. При этом информационное слово на выход 23 не поступает, а обратный код содержащегос  в регистре 5

кодового слова с инверсного выхода 8 через блоки 26 и 25 записываетс  в ту же  чейку накопител  1. Далее производитс  считывание записанного в накопитель кодового слова и запись его в регистр 5. Обратный код нового содержимого регистра 5 поступает с инверсного выхода 8 через блок схем «И 9 и блок схем «ИЛИ 10 в блок 11. Блок 11 декодирует кодовое слово, выдава  через блок 22 на выход 23 правильное информационное слово,

и определ ет кратность возможно имеющей место (исправимой) ошибки, информаци  о которой поступает по управл ющему выходу 17 в схему 18 и суммируетс  с прежним содержимым этой схемы.

По окончании считывани  (как при наличии , так и при отсутствии неисправимой ошибки) содержимое схемы 18, представл ющее собой величину кратности имеющего место в  чейке накопител  1 отказа, сравниваетс  схемой 19 с содержимым регистра 20.

Если схема 19 определит равенство крагности имеющего место отказа и силы используемого кода, вс  информаци  из накопител  1 выводитс , схема сравнени  19 обеспечивает

перестройку регистра 20 и блоков 11 и 21 на код, сила которого на s единиц выше силы прежнего используемого кода, далее осуществл етс  ввод информации в накопитель 1. Если кратность отказа будет не равна

(меньще) силы используемого кода, указанные операции: вывод информации из накопител  1, перестройка регистра 20 и блоков 11 и 21, ввод информации в накопитель - не производ тс , и устройство продолжает использовать код прежней силы.

Дл  иллюстрации работы предложенного ЗУ рассмотрим пример.

Предположим, ЗУ использует код, исправл ющий одиночную ошибку, например код

Хэмминга. Пусть в некоторую  чейку накопител  1 было записано кодовое слово 01001010... (многоточием обозначены контрольные разр ды), а в результате имеющего место в ней одиночного отказа кодовое слово,

считываемое на регистр 5, имеет вид

11001010... (в подчеркнутом разр де произошло искажепие информации, вызвавшее возникновение одиночной ои 1ибки, обнаруживаемой и исправл емой корректирующим кодом). Одиночна  ошибка будет исправлена и на выходе 23 получим правильное информационное слово 01001010, а схема 19 обеспечит перестройку регистра 20 на код, исправл ющий одиночную и обнаруживающий двойную ошибку, например код Хэмминга.

Пусть в той же  чейке накопител  1 в результате возникновени  еще одного одиночного отказа содержитс  двойной отказ, а кодовое слово, считываемое на регистр 5, имеет вид 11101010... (в подчеркнутых разр дах произошло искажение информации, вызвавшее возникновение двойной ошибки, обнаруживаемой , по пе исправл емой корректирующим кодом ). Блок 11, обнаружив двойную ошибку, устанавливает триггер 16 в «1 и выдает в схему 18 информацию о двойной ошибке. Затем осуществл етс  запись в ту же  чейку накопител  1 обратного кода содержимого регистра 5 и последующее его считывание на этот же регистр. В результате в регистре будет записап код 10110101... В блок И поступает обратный код нового содержимого регистра 5, т. е. 01001010..., ошибка в котором отсутствует , и, следовательно, на выходе 23 будет получено правильпое информационное слово 01001010. Схема 19 обеспечит перестройку регистра 20 на код, исправл ющий одиночную и обнаруживающий тройную ошибку.

Пусть в той же  чейке накопител  1 в результате возникновени  еще одного одиночного отказа содержитс  тройной отказ, а кодовое слово, считываемое на регистр 5, имеет вид 11111010... (в подчеркнутых разр дах произошло искажение информации, вызвавшее возникновение тройной ошибки, обнаруживаемой , но не исправл емой корректирующим кодом). После обпаружени  блоком 11 тройной ошибки при исправлении ее по мере преобразовани  информации получаем коды, аналогичные полученным при двойном отказе . Кроме того, возможен случай, когда при тройном отказе имеет место двойна  ошибка, например при записи в рассматриваемую  чейку накопител  1 кодового слова 01011010... Кодовое слово, содержащеес  в  чейке накопител  и считываемое на регистр 5, будет иметь вид 11111010... (искажение информации произошло только в двух старших отказавших разр дах, что вызвало возникновение двойной ошибки). Блок 11, обнаружив двойную ошибку, устанавливает триггер 16 в «1 и выдает в схему 18 информацию о двойной ошибке. Затем осуществл етс  запись в ту же  чейку накопител  1 обратного кода содержимого регистра 5 и последующее его считывание на этот же регистр. В результате в

регистре 5 записан код 10110101... В блок 11 поступает обратный код нового содержимого регистра 5, т. е. 01001010..., в котором имеет место одиночна  ошибка, исправл ема  блоком 11, и, следовательно, на выходе 23 получим правильное информационное слово 01011010. Информаци  об одиночной ошибке поступит из блока 11 в схему 18 и просуммируетс  с содерж ащейс  в этой схеме

информацией о двойной ошибке, в результате чего в схеме 18 будет находитьс  информаци  об имеющем место в  чейке накопител  1 тройном отказе. Таким образом, предложенное ЗУ позвол ет , использу  коды, исправл ющие ошибки кратности 1-k и обнаруживающие ошибки кратности (k+, (k+) - (), (+1) - (2Й-Ы), исправл ть ошибки кратности соответственно 1 - (k ), 1 - ( + 2), ....

1 - (), что дает возможность увеличить эффективную емкость, обеспечива  ту же устойчивость пам ти к отказам в  чейках накопител , что и коды, исправл ющие ошибки кратности соответственно 1 - (fe+ 1), 1 - (-f2),

. . ., 1 - (2Й+1). В то же врем , сохранив эффективную емкость, котора  имела место при использовании кодов, исправл ющих ошибки кратности 1 -(-Ы), 1 -(fe + 2), . . ., 1 -(2/г+ + 1), можпо, примен   коды, исправл ющие

и обнаруживающие ошибки за счет того, что они обладают меньшей информационной избыточностью , повысить устойчивость пам ти к отказам в  чейках накопител .

35

Предмет изобретени 

Запоминающее устройство, содержащее накопитель , адресные входы которого подключены к блоку управлени , а разр дные входы

и выходы - к регистру и через первый блок схем «ИЛП - к блоку кодировани  соответственно , блок декодировани , один из входов которого подсоединен к выходу второго блока схем «ИЛИ, блоки схем «И, схему сравнени , отличающеес  тем, что, с целью повышени  надежности работы и увеличени  эффективной емкости устройства, оно содерЛСит схему определени  кратности отказа, вход которой подключен к одному из выходов

блока декодировани , а выход - к одному из входов схемы сравнени , регистр силы корректирующего кода, вход которого подсоединен к выходу схемы сравнени , а выход - к другим входам блока декодировани , схемы

сравнени  и входу блока кодировани , триггер , входы которого подсоединены к другому выходу блока декодировани  и выходу блока управлени  соответственно, а выходы - к управл ющим входам блоков схемы «И, информационные входы которых подключены к выходам регистра, а выходы - ко входам второго блока схем «ИЛИ.

ih- 1

Л