SU842979A1 - Запоминающее устройство с исправлениемОшибОК - Google Patents
Запоминающее устройство с исправлениемОшибОК Download PDFInfo
- Publication number
- SU842979A1 SU842979A1 SU792802886A SU2802886A SU842979A1 SU 842979 A1 SU842979 A1 SU 842979A1 SU 792802886 A SU792802886 A SU 792802886A SU 2802886 A SU2802886 A SU 2802886A SU 842979 A1 SU842979 A1 SU 842979A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- control
- block
- bits
- control unit
- error
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ
ОШИБОК
1
Изобретение относитс к вычислительной технике, а именно к контролю запоминающих устройств, и может быть использовано дл обнаружени и исправлени ошибок в долговременных запоминающих устройствах с модульной структурой.
Известно устройство дл контрол блока посто нной пам ти на четность, содержащее блок пам ти, блок управлени , блок регистров , схему ИЛИ, которое в режиме поразр дного суммировани обнаруживает возникающие ошибки и позвол ет определить разр ды, в которых произошла ошибка 1.
Недостатком указанного устройства вл етс трудность определени адреса ошибки и невозможность ее исправлени .
Известна информационна пам ть, состо ща из М модулей .пам ти по В разр дов в каждом модуле, устройство контрол , содержащее В блоков контрол по четности и обнаруживающее все ошибки с минимальной избыточностью при отказе модул пам ти, т. е. до В разр дов 2.
Недостатком известного устройства вл етс невозможность исправлени ошибок из-за отсутстви информации об адресе отказавшего модул в строке.
Наиболее близким по технической сущности и схемному решению к предлагаемому вл етс запоминающее устройство с исправлением ошибок, содержащее п + т столбцов и р строк, в котором после обнаружени ошибки производитс переход на резервную колонку 3.
Недостатком указанного устройства вл етс невозможность обнаружени многократрых пакетных ошибок из-за отказов модулей пам ти и необходимость иметь помимо дополнительных контрольных разр дов еще и дополнительные резервные разр ды . Причем, замена колонок вполне допустима дл ОЗУ, где информаци может 5 быть легко переписана, а не дл долговременных запоминающих устройств, где информаци в остальных словах данной колонки при замене будет утер на, либо требуетс больше врем на ее перезапись.
Цель изобретени - повышение точности
0 контрол .
Claims (3)
- Указанна цель достигаетс тем, что в запоминающее устройство с исправлением ошибок, содержащее блок долговременной пам ти, входы которого подключены к выходам адресного блока, первый блок контрол , первые входы которого подключены к выходам блока долговременной пам ти и к первым входам информационного регистра, а выходы - ко вторым входам информационного регистра, блок управлени , первый выход которого подключен к управл ющему входу адресного блока, второй выход - к управл ющему -входу информационного регистра, третий выход - к управл ющему входу первого блока контрол , а вход - к управл ющему выходу первого блока контрол , дополнительно введены блок оперативной пам ти, входы которого подключены к выходам адресного блока, выходы - ко вторым входам первого блока контрол , а управл ющий вход - к четвертому выходу блока управлени , и второй блок контрол , входы которого подключены к выходам блока долговременной пам ти, выходы - к информационным входам блока оперативной пам ти, управл ющий вход - к п тому выходу блока управлени , а управл ющий выход - ко второму входу блока управлени . На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит блок 1 долговременной пам ти, адресный блок 2, информационный регистр 3, первый блок 4 контрол , информационные щины 5, блок 6 управлени , второй блок 7 контрол и блок 8 оперативной пам ти. Устройство работает следующим образом. По адресу, поступающему из адресного блока 2, из блока 1 долговременной пам ти с модульной структурой один считываютс коды чисел вместе с контрольными кодами. Информационные разр ды записываютс в информационный регистр 3, а в первый блок 4 контрол они поступают вместе с контрольными разр дами. Если в одном из модулей блока 1 долговременной пам ти происходит ошибка кратностью до разр дности модул , первый блок 4 контрол не только определ ет наличие ощибки, но и определ ет отказавщие разр ды в модуле пам ти следующим образом. Пусть дл определенности блок 1 долговременной пам ти состоит из М модулей пам ти с разр дностью модул пам ти - А разр дов. Информаци в контрольные разр ды , которых должно быть также А дл определени ощибки кратностью до А разр дов , записываетс по следующему алгоритму . Содержимое первого разр да первого модул пам ти складываетс по модулю два с содержимым первого разр да второго модул пам ти, ..., с содержимым первого раз р да М-ого модул пам ти и записываетс в первый контрольный разр д. Содержимое второго разр да первого модул пам ти складываетс по модулю два с одержимым второго разр да второго моду пам ти, ..., с содержимым второго раз да М-ого модул пам ти и так далее. Содержимое А-ого первого модул пам ти кладываетс по модулю два с содержимым -ого разр да второго модул пам ти, ..., содержимым Агого разр да М-ого моду пам ти и записываетс в А-й контрольый разр д. Сформированные подобным обазом А признаков четности и хран щиес в контрольных разр дах каждого слова, поз- вол ют определить при декодирований не олько наличие ощибки, но и определить ноера отказавщих разр дов по тем из А ризнакам четности, в которых происходит щибка. Обнаружение ощибки и определение номеров отказавщих разр дов производитс следующим образом. В первом блоке 4 контрол производитс аналогична выработка А признаков четности из считываемых информационных разр дов, т. е. складываютс по модулю два между собой: первые разр ды со всех модулей, вторые разр ды со всех модулей, ..., А-ые разр ды со всех модулей. Полученные А признаков сравниваютс со значением контрольных разр дов и при наличии ощибок они про вл ютс в тех разр дах , в которых происходит несравнение. Однако дл того, чтобы исправить ощибку, необходимо знать, в какой из М модулей пам ти отказывают разр ды с данными номерами . Этого с помощью имеющихс А контрольных разр дов сделать нельз . Однако с помощью второго блока 7 контрол исправление ощибок можно сделать. Дл этого после обнаружени факта ощибки из первого блока 4 контрол в блок 6 управлени поступает информаци -о наличии ощибки в считанном числе. Блок б управлени запускает адресный блок 2 и второй блок 7 контрол . Из блока 1 долговременной пам ти с модульной структурой один последовательно считываютс коды чисел группы слов, в пределах которых происходит ощибка {адрес группы слов определ етс старщими разр дами кода адреса числа, в котором происходит ощибка) и поступают во второй блок 7 контрол . Второй блок 7 контрол дл группы считанных слов подсчитывает дл каждого из М модулей отдельно контрольную сумму в А разр дных сумматорах -с кольцевым переносом методом арифметического суммировани . После того, как контрольные суммы подсчитаны, они сравниваютс с эталонной контрольной суммой , определ емой при исправном модуле пам ти. При наличии ощибки в одном из модулей контрольна сумма дл этого модул не равна эталонной и, следовательно, определен номер модул , в котором происходит ощибка. Номер отказавшего модул поступает на информационные входы блока 8 оперативной пам ти, а сигнал об окончании проверки поступает в блок 6 управлени . Блок 6 управлени по адресу,- определ емому старшими разр дами из адресного блока 2, поступающему на адресные входы блока 8 оперативной пам ти, записывает номер отказавшего модул дл группы слов с ошибкой. Номер отказавшего модул поступает в первый блок 4 контрол и по команде из блока 6 управлени в слове, хран ш ,емс в регистре числа 3, производитс исправление группы разр дов с ошибкой в пределах того.модул пам ти, который определен с помощью второго блока 7 контрол . Отказавшие , разр ды в пределах А разр дов определены в первом блоке 4 контрол . Таким образом выполн етс задача исправлени ошибок кратностью до А разр дов с помощью А избыточных разр дов, т. е., по крайней мере, в два раза, избыточность в контрольных разр дах меньше, чем у других методов контрол . Введение блока оперативной пам ти позвол ет при повторном обрашении в данную группу слов обойтись без подсчета контрольных сумм, поскольку по старшим разр дам кода адреса данной группы слов из блока 8 оперативной пам ти в первый блок контрол сразу поступает записанный в предыдущем цикле номер отказавшего модул и происходит непосредственное исправление ошибки, т. е. без затрат времени на проведение контрольного суммировани . Поэтому, врем выборки слов из данной группы слов не увеличиваетс (начина с второго считывани ) , а исправление ошибок происходит с помошью А контрольных разр дов. Таким образом, предлагаемое устройство позвол ет с помощью небольшого количества избыточных разр дов и небольшой временной избыточности исправл ть пакеты ошибрк, которые могут возникать в до1Лговременных запоминающих устройствах с модульной структурой при отказах модулей пам ти, что значительно повышает точность контрол и надежность работы долговременного запоминаюш,его устройства с модульной структурой. Формула изобретени Запоминаюш.ее устройство, с исправлением ошибок, содержащее блок долговременной пам ти, входы которого подключены к выходам адресного блока, первый блок контрол , первые входы которого подключены к выходамблока долговременной пам ти и к первым входам информацонного регистра , а выходы - ко вторым входам информационного регистра, блок управлени . первый,выход которого подключен к управл ющему входу адресного блока, второй выход - к управл ющему входу информационного регистра, третий выход - к управл ющему входу первого блока контрол , а вход к управл ющему выходу первого блока контрол , отличающеес тем, что, с целью повышени точности контрол , в него введены блок оперативной пам ти, входы которого подключены к выходам адресного блока, выходы - ко вторым входам первого блока контрол , а управл ющий вход - к четвертому выходу блока управлени , и второй блок контрол , входы которого подключены к выходам блока долговременной пам ти, выходу блока управлени , и второй блок контрол , входы которого подключены к выходам блока долговременной пам ти, выходы - к информационным входам блока оперативной пам ти, управл ющий вход - к п тому выходу блока управлени , а управл ющий выход ко второму входу блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 357594, кл. G 11 С 29/00, 1976.
- 2.За вка Великобритании № 1391976, кл. G Об F 11/10, 1975.
- 3.Патент США № 3898443, кл. G 06 F 11/10, 1975 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792802886A SU842979A1 (ru) | 1979-07-27 | 1979-07-27 | Запоминающее устройство с исправлениемОшибОК |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792802886A SU842979A1 (ru) | 1979-07-27 | 1979-07-27 | Запоминающее устройство с исправлениемОшибОК |
Publications (1)
Publication Number | Publication Date |
---|---|
SU842979A1 true SU842979A1 (ru) | 1981-06-30 |
Family
ID=20843504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792802886A SU842979A1 (ru) | 1979-07-27 | 1979-07-27 | Запоминающее устройство с исправлениемОшибОК |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU842979A1 (ru) |
-
1979
- 1979-07-27 SU SU792802886A patent/SU842979A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4277844A (en) | Method of detecting and correcting errors in digital data storage systems | |
US6018817A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
US5177744A (en) | Method and apparatus for error recovery in arrays | |
US4345328A (en) | ECC Check bit generation using through checking parity bits | |
JP4192154B2 (ja) | エラー訂正のためのデータの分割 | |
EP1792254B1 (en) | Memory array error correction | |
US6751769B2 (en) | (146,130) error correction code utilizing address information | |
US9075742B2 (en) | Memory device | |
KR100261790B1 (ko) | 에러 정정/검출회로와 반도체 기억장치 | |
US5768294A (en) | Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address | |
US5666371A (en) | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements | |
US5751745A (en) | Memory implemented error detection and correction code with address parity bits | |
JPS6349245B2 (ru) | ||
US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
SU842979A1 (ru) | Запоминающее устройство с исправлениемОшибОК | |
RU76479U1 (ru) | Устройство памяти с обнаружением двойных ошибок | |
JPH03147041A (ja) | エラー訂正システム | |
JP2000517080A (ja) | 記憶装置 | |
SU1367046A1 (ru) | Запоминающее устройство с контролем цепей обнаружени ошибок | |
SU436388A1 (ru) | ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО:1 Т 5•..:' 'Уу | |
SU736177A1 (ru) | Запоминающее устройство с самоконтролем | |
SU448480A1 (ru) | Запоминающее устройство | |
SU443413A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1531175A1 (ru) | Запоминающее устройство | |
SU970475A1 (ru) | Запоминающее устройство с обнаружением и исправлением ошибок |