SU444250A1 - Запоминающее устройство с автономным контролем - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Известно запоминаюпдее устройство с автономным контролем, содержащее накопнтель , подключенный к одному блоку схем «ИЛИ и регистру кодового слова, блоки кодировани  и декодировани , подсоединенные к регистру силы корректирующего кода, схеме сравнени , схеме определени  кратности отказа, блоки схем «И, подключенные к регистру кодового слова, триггеру, другому блоку схем «ИЛИ и блоку управлени .

Однако в известном устройстве повышение исправл ющей способности блоков кодировани  и декодировани  по мере накоплени  отказов в Ячейках накопител  св зано с больщими приращени ми информационной избы-, точности и с высокой общей инфромационной избыточностью, используемой блоками кодировани  и декодировани , что значительно снижает эффективную емкость устройства.

Описываемое устройство отличаетс  от известного тем, что оно содержит дополнительные схемы «И, донолнительный триггер и регистр мощности корректирующего кода, один вход первой дополнительной схемы «И подключен к выходу схемы сравнени , другой- к блоку управлени , а выход - к одному из входов дополнительного триггера, другой вход которого .подсоединен к блоку управлени , а выход - к одному из входов второй дополнительной схемы «И, другой вход которой подключен к выходу схемы сравнени , а выход - ко входу регистра мощности

корректирующего кода, выход которого соединен со входами блоков кодировани  и декодировани .

Это позвол ет повысить эффективную емкость устройства.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство содержит накопптель 1, имеющий информационный вход 2, кодовый выход 3 наконител  I соединен со входом 4 регистра 5 кодового слова. Пр мой выход б регистра 5 через блок схем «И 7, а инверсный выход 8 через блок схем «И 9 св заны со входами блока схем «ИЛИ 10, выход которого соединен с кодовым входом блока декодированн  11.

Управл ющий выход 12 блока 1 св зан с блоком управлени  13, имеющим вход 14 и выход 15, и с одним из входов триггера 16, причем один выход последнего соединен с

другим входом блока схем «И 7, а другой - с другим входом блока схем «И 9.

Управл ющий выход 17 блока 11 св зан со входом схемы определени  кратности отказа 18, выход которой соединен с одним

входом схемы сравнени  19. Выход схемы 19

св зан €0 следующими входами: через первую дополнительную схему «И 20, к другому входу которой подключен блок 13, со счетным входом дололнительного триггера 21, через вторую дополнительную схему «И 22, к другому входу которой Подключен выход триггера 21, со входом регистра 23 мощности корректирующего кода и непосредственно со входом регистра 24 силы корректирующего кода. Выходы регистров 23 и 24 соединены с управл ющими входами блоков декодировани  11 и кодировани  25, кроме того, выход регистра 24 подключен к другому входу схемы 19.

Информационный выход блока 11 св зан через блок схем «И 26 с информационным выходом 27 устройства, а илформацнонный вход 28 устройства соединен с информационным входом блока 25. Кодовый выход блока 25 св зан с одним входом блока схем «ИЛИ 29, с другим входом которого через блок схем «И 30 соединен инверсный выход 8 регистра 5, а выход блока схем «ИЛИ 29 - с кодовым входом накопител  1.

В соответствии с максимальной кратностью имеющих место в  чейках накоинтел  1 отказов блоки 11 и 25 настраиваютс  на корректирующий код, мощность и сила которого определ ютс  соответственно регистрами 23 и 24 иутем записи в эти регистры определенных слов (под мощностью ш корректирующего кода подразумеваетс  его способность исправл ть все ошибки кратностью от 1 до m включительно, а под силой п корректирующего кода .подразумеваетс  его способность обнаруживать все ошибки кратности от 1 до п включительно). Настройка блоков 11 и 25 происходит следующим образом.

В начале работы устройства, когда отказы в  чейках накопител  1 отсутствуют, блоки 11 и 26 с ПОМОЩЬЮ регистров 23 и 24 настроены на код, мощность которого равна О, а сила - S, где s-кратность возникающего отказа (имеющие место в  ечейках наконнтел  1 отказы  вл ютс  результатом накоплени  в этих  чейках возникающих в разные моменты времени отказов кратности s, равной, например , 1). При обнаружении в какой-иибудь  чейке накопител  1 отказа кратности 1 блоки 11 и 25 с помощью регистров 23 и 24 настраиваютс  на код, мощность которого равна 1, а сила - 2; в случае обнаружени  отказа кратности 2, что возможно, когда в  чейке , содержащей одиночный отказ, ироизойдет еще один одиночный отказ, блоки 11 и 25 настраиваютс  на код с той же 1мощностью, равной 1, но с силой - 3 и так далее.

В исходном состо нии триггер 16 сигналом с блока 13 устанавливаетс  в состо ние «О. На вход 2 подаетс  адрес  чейки, к которой необходимо обратитьс .

При записи информациоиное слово по входу 28 поступает в блок 25, с выхода которого кодовое слово через блок схем «ИЛИ 29 записываетс  в накопитель 1.

При считывании кодовое слово из накопител  1 поступает в регистр 5, а с пр мого выхода 6 регистра 5 через блоки схе.м «И 7 и «ИЛИ 10 - в блок 11. Блок И декодирует кодовое слово, определ ет наличие или отсутствие нелсправи-мой ошибки в нем, выдава  в соответствии с этим но управл ющему выходу 12 сигнал в блок 13 и управл   триггером 16, а также определ ет кратность ошибки (исправимой или неисправимой), информаци  об этом поступает по управл ющему выходу 17 в схе.му 18 (в качестве схемь

18может быть использовап накапливающий сумматор).

В случае отсутстви  неисправиой ошибки

триггер 16 остаетс  в состо нии «О. Информационное слово с выхода блОКа 11 через блок схем «И 26 поступает на выход 27. Прн наличие неисправимой ошибки триггер

16 сигналом с управл ющего выхода 12 блока И устанавливаетс  в состо ние «1, подключа  инверсный выход 8 регист|ра 5. При этом информационное слово на выход 27 не поступает, а обратный код содержащегос  в

регистре 5 кодового слова с инверсного выхода 8 через блок схем «И 30, блок схем «ИЛИ 29 записываетс  в ту же  чейку накопител  1. Далее производитс  считывание заиисанного в накоиителе 1 кодового слова и

запись его в регистр 5. Обратный код нового содержимого регистра 5 поступает с инверсного выхода 8 через блок схем «И 9, блок схем «ИЛИ 10 в блок 11. Блок 11 декодирует кодовое слово, выдава  через блок схем «И 26

выход 27 правильное информационное слово, и определ ет К|ратность возможно имеющей место (исправимой) ошибки, информаци  о которой Поступает по управл ющему выходу 17 в схему 18 и суммируетс  с прежним

содержанием этой схемы.

По окончании считывани , содержимое схемы 18, представл ющее собой величину кратности имеющего место в  чейке накопител  1 отказа, сравниваетс  схемой 19 с содержимым регистра 24.

Если схема 19 определ ет равенство кратности отказа и силы используемого кода, вс  информаци  из накопител  1 выводитс . Затем схема 19 измен ет соде1ржимое регИСтра 24, если, триггер 21 находитс  в состо нии «1, то и содержимое регистра ,23 (через схему «И 22), после чего сигналом со схемы

19через схему «И 20 переключаетс  триггер 21. С помощью триггера 21, который в начале

работы устройства, когда отказы в  чейках накопител  1 отсутствовали, установлен сигналом с блока 13 в сОСто нне «1, измен етс  содержимое регистра 23. С изменением содержимого регистра 24 (и регистра 23) блоки 11 и 25 перестраиваютс  на код, у которого сила (п мощность) на единицу (дл  ) выше силы( и мощности) прежнего кода. После того, как перестройка блоков 11 и 25 завершеиа , информаци  в накопитель вводитс .

Если кратность отказа будет меньше силы используемого кода, указанные операции: вывод информации из накоцител  1, изменение содержимого регист|ра 24 и, возможно, регистра 23, и перестройка блоков 11 и 25, переключение Т1риггера 21, ввод информации в накопитель 1-не .производитс , и блоки 11 и 25 продолжают использовать прежний код.

Предмет изобретенИ 

Запоминающее устройство с автономным контролем, содержащее нако питель, подключенный к одному блоку схем «ИЛИ и регистру кодового слова, блоки кодировани  и декодировани , подсоединенные к регистру силы корректирующего кода, схеме сравнени , схеме определени  кратности отказа, блоки схемы «И, подключепные к регис11ру

кодового слова, триггеру, другому блоку схем «ИЛИ и блоку управлени , отличающеес  тем, что, с целью повышени  эффективной емкости устройства, оно содержит дополнительные схемы «И, дополнительный триггер и регистр мощности ко|рректирующего кода, один вход первой дополнительной схемы «И подключен к выходу схемы сравнени , другой - к блоку управлени , а выход - к одному из входов дополнительного триггера, другой вход которого подсоединен к блоку управлени , а выход -« одному из входов второй дополнительной схемы «И, другой вход которой подключен к выходу схемы сравнени , а выход - ко входу регистра мощности корректирующего кода, выход которого соединен со входами блоков кодировани  и декодировани .

от 13

71

щ 45

am 13

cm 13

нlЗ