SU1411834A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам. Целью изобретени   вл етс  повышение точности контрол . Устройство содержит блок 1 модульной пам ти, вьшолненньш из модулей I,-IM пам ти, с адресными входами 2, информационными выходами 3, выходами 4 модул  1 пам ти, выходами 5 признаков многократных оши-. бок и выходами 6 признаков однократных ошибок, регистр 7 адреса с адресными входами 8 устройства, формирователи 9 и 10 четности, три элемента ИЛИ 11-13, три элемента И 14-16, группу элементов ИЛИ 17, две группы элементов И 18, 19, блок 20 коррекции с информащ онными выходами 21 устройства и выход 22 сигнала наличи  некорректируемой ошибки. Каждый из модулей 1,1ц,., пам ти содержит . накопитель, блок контрол  по ходу Хэмминга и мультиплексор. Однократные ошибки корректируютс  блоками, контрол  в каждом модуле 1 м- п м ти. В модуле 1 пам ти хран тс  контрольные сигналы чбтности одноименных разр дов слов с одинаковыми адресами. Точность контрол  повьша- етс  за счет коррекции двойных ошибок , возникающих одновременно в любом одном модуле 1,-1 пам ти, коррекции части тройных ошибок, возникающих в различных модул х пам ти, и обнаружени  четырехкратных ошибок с помощью формирователей 9, 10:четности , элементов И, ИЛИ и блока 20 коррекции. 1 з.п. ф-лы, 4 ил. а S (Л с

Description

00 00 4

Фив.1

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам.

Цель изобретени  - повышение точности контрол .

На фиг. 1 представлена функциональна  схема предложенного устройства , на фиг. 2 - структурна  схема блока модульной пам ти, на фиг. 3 - функциональна  схема наиболее предпочтительного варианта соединени  элементов ИЛИ группы, элементов И первой группы и блока коррекции, на 1ФИГ. 4 - структура используемого корректирующего кода и принцип корре ции ошибок различной кратности, по сн ющие работу устройства.

Устройство содержит (фиг.1) блок 1 модульной пам ти, вьтолненньш из модулей 1( -1у пам ти, с адресными входами 2, информационными выходами 3, выходами 4 контрольного модул  А пам ти, выходами 5 признаков многократных ошибок и выходами 6 признаков однократных ошибок, регистр 7 адреса с адресными входами 8 устройства , первьй 9 и второй 10 формирователи четности, с первого по третий элементы ИЛИ 11-13, с первого по тре |тий элементы И 14-16, группу элементов ИЛИ 17, первзпо 18 и вторую 19 группы элементов И, блок 20 коррекции с информационными выходами 21 устройства.и выход 22 сигнала нали- чи  некорректируемой ошибки. ; Каждый из модулей 1,-1,., пам ти содержит (фиг.2) накопитель 23, узел 24 контрол  по коду Хемминга и мультиплексор 25,

На фиг. 3 обозначены элементы 1ИЛИ. 17,.-17,, элементы И 18,-18 |и сумматоры 20,-21.,по модулю два в блоке 20 коррекции.

На фиг. 4 обозначены информационные разр ды 26,-26, и контрольные разр ды (где m - число Iинформационных разр дов, k - число контрольных разр дов слова) кода Хемминга, примен емого дл  контрол  каждого из 1, -1J, j модулей пам  ти, и показаны дев ть вариантов расположени  ошибок в информационных разр дах блока 1 модульной пам ти.

Устройство рабсЛ-ает следукицим об- jpa3OM.

. В накопител х 23 (фиг.2) модулей ;1 1„., пам ти хран тс  закодированные модифицированным кодом Хемминга

5

п разр дные слова (где п га + k). В модуле (фиг„1) пам ти хран тс  контрольные сигналы четности одно- именных разр дов слов с одинаковыми адресами модулей 1 ,-1| пам ти.

На выходы 3 модулей 1,-1, (после возможной коррекции) выдаютс  выбранные одноименные разр ды всех

Q модулей пам ти. На выходы 4 выдает- , с  сигнал четности вьщанных на выходы 3 информационных разр дов. На выходы 5 вьдаютс  сигналы обнаружени  двойной ошибки, на выходы 6 выдаютс  сигналы о проведенной коррекции одиночной ошибки в модул х 1,1iy - пам ти.

При считывании в каждом модуле 1.-1.. из накопител  23 считьшаетс 

Q п-разр дное слово, которое провер етс  кодом Хемминга в узле 24. При возникновении двойной ошибки производитс  ее обнаружение и формирование сигнала двойной ошибки. Этот сигнал

5 поступает на соответствующий выход 5. При.возникновении одиночной ошиб ки производитс  ее коррекци  узлом 24 и формируетс  на вьрсоде 6 сигнал о том, что произведена коррекци .

Q На выходы 3 каждого модул  1,.-1й. пам ти из считанных п-разр дов в соответствии с младшими разр дами адреса выдаетс  только один из информационных разр дов, откорректирован- . ньй кодом Хемминга. Таким образом,

при считывании на выходы 3 вьщаетс  слово из N-1 разр дов, по которым , в формирователе 9 формируетс  сигнал четности, который складываетс  по модулю два с сигналом четности, по- ступаюпщм из модул  1 через выход 4. Результат сложени  в виде сигнала ошибки поступает на входы элементов |и 18 и разрешает вьздачу в блЬк 20 сигналов коррекции.

0

5

При возникновении ошибок в Модул х 1,1(j пам ти могут быть следую щие ситуации, , Одиночна  ошибка в одном модуле

0 пам ти (1-й случай, фиг.4). Одиночна  ошибка обнаруживаетс  с помощью узла 24 и корректируетс  кодом Хем- минга. На соответствующей из выходов 6 выдаетс  единичный сигнал, свиде5 тельствующий о том, что произведена коррекци  одиночной ошибки в одном модуле пам ти. Поскольку ошибка исправлена , то сигнал четности одноименных разр дов всех модулей пам ти на выходе формировател  9 равен нулю, и сигналы корреквдга в блок 20 не вьщаютс . Аналогично производитс  исправление двойных, тройных, четырехкратных и ошибок большей кратности , располагающихс  по одной в каждом модуле 1,-1 |у пам ти (3-й, 6-й, 7-й, 9-й случаи, фиг,4).

Двойна  ошибка в одном модуле пам ти (2-й случай, фиг.4). Эта ошибка обнаруживаетс  кодом Хемминга в узле 24. На соответствующий из выходов 5 выдаетс  единичный сигнал, который через элемент ИЛИ 17 поступает на вход соответствующего элемента И 18. Допустим, например, что на выходы 3 выдаютс  вторые разр ды всех модулей 1, -Ij.i пам ти, при этом формирователь 9 сформирует единичньй сигнал ошибки, которьй поступает на входы элементов И 18 и разрешает выдачу в блок 20 сигналов коррекции. В качестве сигналов коррекции в данном случае используютс  сигналы на выходаз 5 о двойных ошибках,- среди которых только .один сигнал равен единице . Этот единичньй сигнал складываетс  в блоке 20 по модулю два с соответствукщим информационным разр дом . В результате на выходы 21 выдаетс  исправленное слово. Аналогично исправл етс  ошибка при считывании третьих разр дов всех модулей пам ти. Если считьшаютс  разр ды, в которых нет ошибки (например, шестые разр ды), то сигнал ошибки на выходе формировател  9 равен нулю, и коррекци .в блоке 20 не производитс . Таким образом исправл ютс  все двойные ошибки, возникающие в каждом модуле 1, -1fj( пам ти.

Тройна  ошибка. Допустим, что из трех ошибок две расположены в одном модуле пам ти, а одна - в другом модуле пам ти (5-й случай, фиг,4), тогда одиночна  ошибка будет исправлена кодом Хемминга в узле 24, а двойна  ошибка исправл етс  в блоке 20- как быпо ранее рассмотренр.

Предположим, например, что все три ошибки расположены в одном модуле пам ти (4-й случай, фиг.4). Тройна  ошибка кодом Хемминга в узле 24 обнаруживаетс , но распознаетс  как одиночна , при этом возможна ложна  коррекци . Однако при коррекции может быть скорректирован и один

из ошибочных разр дов. Предположим, что считываютс  вторые разр ды из модулей 1,1ц и в результате проведенной коррекции, например, в п том модуле пам ти второй разр д исправлен , тогда сигнал ошибки на выходе формировател  9 .равен нулю, и коррек ци  в блоке 20 не производитс . Если в результате проведенной коррекции исправлен какой-то другой разр д , то при считывании на выходе формировател  9 сформируетс  единичньй сигнал ошибки, которьй поступает

на входы элементов И 18 и разрешает в блоке 20 коррекцию. В качестве сигналов коррекции в блок 20 в этом случае поступают сигналы с выходов 6, при этом на выходах 5 все сигналы равны нулю, и с выхода элемента ИЛИ 11 нулевой сигнал подаетс  на инверсньй вход элемента И 15, на двух других входах которого присутствуют единичные сигналы с выхода

элемента ИЛИ 12 и с выхода формировател  9. На выходе элемента И 15 формируетс  единичньй сигнал, разрешающий вь1дачу через элементы И 19, элементы ИЛИ 17 и элементы И 18 сигналов коррекции с выходов 6 в блок 20. Среди этих сигналов только один сигнал, например, на в ыходе 6 п того модул  Tg пам ти равен единице, а остальные равны нулю. В. блоке 20 произойдет сложение по модулю два сигналов коррекции и информационных сигналов, считанных из блока 1, На выходы 21 вьщаетс  исправленное слово . Таким образом исправл ютс  тройные ошибки. Среди всех возможных тройных ошибок, а их возможно всего

М

1

где

М «

(N«M)

(где Су - число сочетаний),.- не не- правл етс  часть ошибок, располагающихс  по три в одном модуле пам ти. Всего таких неисправимых ошибок М,

где.

50

М,

C3.N.

Например, при п 63 и N 64 из всех тройных ошибок не исправл ютс  менее чем

Mi

М,

100% с 0,02%.

Таким образом, устройство позвол ет исправл ть все одиночные двойные и 99,9% тройных ошибок.

Неисправимые четырехкратные ошиб ки возможны в том случае, если они располагаютс  в виде четырехугольника (8-й случай, фиг.4). Такие ошиб- |ки обнаруживаютс  по наличию одновременно двух сигналов на выходах 5

о двойных ошибках в двух модул х пам ти . Обнаружение таких ошибок производитс  формирователем 10 элементом ИЛИ 11 и элементом И 14, при этом с выхода элемента И 14 через элемент ИЛИ 13 на- выход 22 вьщаетс  сигнал обнаружени  некорректируемой ошибки. Такой же сигнал формируетс  и на выходе элемента И 16 в том . случае, если формирователь 9 формирует сигнал ошибки, а на выходах 5 и 6 все сигналы равны нулю.

Claims (2)

1. Запоминающее устройство с самоконтролем , содержащее блок модульной пам ти, блок коррекции, первьй 5)ормирователь четности, первый элемент И и регистр адреса, входы которого  вл ютс  адресньми входами устройства , причем выходы регистра адреса соединены с адресными входами блока модульной пам ти, информацион- |ные выходы которого подключены к рходам первой группы первого формиро- вател  четности и информ дионным входам блока коррекции, о т л и - Чающеес  тем, что, с целью ровышени  точности контрол  устрой- |ства, в него введены второй формирователь четности, перва  и втора  |группы элементов И, группа элементов ИЛИ, с первого по третий элементы ШШ, второй и третий элементы И, при- чем входы второй группы первого форИировател  четности соединены с конт- рольными выходами сигналов четности блока модульной пам ти, контрольные ;выходы признака многократной ошибки которого подключены к первым входам элементов ИЛИ группы, входам первого элемента ИЛИ и входам второго формировател  четности, выход которого соединен с первым инверсным входом первого элемента И, второй вход ко-

торого подключен к выходу первого элемента ИЛИ и первым инверсным входам второго и третьего элементов И, выходы элементов ИЛИ группы подключены к первым входам элементов И первой группы, выходы которых соединены с входами сигналов разрешени  блока коррекции, выходы которого

 вл ютс  информационными выходами устройства, контрольные выходы признака одиночной Ошибки блока модульной пам ти подключены к первым входам элементов И второй группы и входам второго элемента ИЛИ, выход которого соединен с вторым пр мым входом бторого элемента И и вторым инверсным входом третьего элемента И, выход которого подключен к первому

входу третьего элемента ИЛИ, выход которого  вл етс  контрольным выходом устройства, второй вход третьего элемента ИЛИ соединен с выходом пер- вого элемента И, третьи пр мые входы

второго и третьего элементов И под- ключецы к выходу первого формировател  четности и вторым входам элементов И первой группы.

2. Устройство по п.1, о т л и - чающеес  тем, что каждый модуль пам ти блока модульной пам ти содержит накопитель, мультиплексор и узел контрол  по коду Хемминга, информационные входы и выходы которого соединены соответственно с информационными выходами накопител  и с информационными входами мультиплексора , выходы которого  вл ютс  информационными выходами блока модульной пам ти, выход признака многократной ошибки и выход признака одиночной ошибки узла контрол  по коду Хемминга  вл ютс  соответственно контрольным выходом признака многократной ошибки, и контрольным выходом признака однократной ошибки блока модульной пам ти, адресные входы накопител  и управл ющие входы мультиплексора  вл ютс  соответст- венно адресными входами старших разр дов и адресными входами младших разр дов блока модульной пам ти.

Фиг. 2

От 5

т л т

ОгпЮ

От$

От 13

«

От 5

«и

От 19

Фиг.Ъ

2S

1 г 34 5 S ,,/ m ;w2/n 3 nttKsfi

123 567/ mti т К Чг

фигЛ

3

h

b

Jj