SU907588A1 - Запоминающее устройство с автономным контролем - Google Patents

Description

(54) ЗАПОМдаАКМЦЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ

I

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам на многоразр дных модул х пам ти на интегральных микросхемах со схемами о&гаружерш  отказавших модулей.

Известно устройство дл  кодировани  и декодировани  циклических кодов при передаче информации по каналам св зи. В устройстве используютс  посто нные запоминающие блоки и сумматоры (1).

Уcтpoйtтвo требует дл  обнаружени  ошибок либо большого времени на деко;и рованне , либо большой избыточности.

Известна информагцюнна  пам ть, состо ща  из М модулей пам ти по В разр дов в каждом модуле, устройство контрол , состо щее из В блоков контрол  по тетиости и обнаруживающее ошибки при отказе модул  пам ти, т.е. до В разр дов (2).

Недостатком устройства  вл етс  излишн   избыточность в проверочных разр дах и невозможность определени  места отказа.

Наиболее близким к предлагаемому по тех1шческой сущности  вл ютс  запоминающие

устройства с контролем на основе ««елового контрол  по мо;;улю, содержащие накопитель, информационные входы которого подклкгаены к входам первого формировател  контрольных разр дов, а информаш онные выходы - ко входам второго формировател  контрольных разр дов, схему срав1К1ш , одни входы которой подключены к выходу второго формировател  контрольных разр дов, а другие к выходам контрольных разр дов накопите10 л  3.

Однако устройство характеризуетс  недостаточной точностью контрол , а именно невозможностью определени  номера отказавшего модул  н определени  всех оишбок при откаIS зе одного МОДУЛЯ.

Цель изобретени  - повышение точности

контрол .

Поставлеина  цель достигаетс  тем, что в запоминающее устройство с автономным

20 контролем, содержащее накопитель лнформационные входы которого подключены к входам первого формировател  сигналов контрольных разр дов и  вл ютс  ниформавдон3 . 90 ными входами устройства , одни контрольные входы накопител  подключены к выходам первого формировател  сигналов контрольных разр дов, выходы накопител  подключены к входам второго формировател  сигналов контрольных разр дов и  вл ютс  информационными выходами устройства, выходы второго формнровател  сигналов контрольных разр дов подключены к одним входам схемы сравнени , вторые входы которой подключены к одним контрольным выходам накопител , дополнительно введены первый посто нный накопитель, входы которого подключены к информационным входам накопител , первый формирователь сигналов четности, входы которого подключены к выходам первого посто нного накопител , а выходы - к другим контрольным входам накопител , второй посто нный накопитель, входы которого подклю чены к информационным выходам накопител  второй формирователь сигналов четности , вхо ды которого подключены к выходам второго посто нного накопител , сумматор-вычитатель, одни входы которого подключены к другим контрольным выходам накопител , а другие входы - к выходам второго формировател  сигналов четности, и третий посто нный накопитель , одни входы которого подключены к выходам схемы сравнени , другие входы к выходам сумматора-вычитател , а выходы третьего посто нного накопител   вЛ|Яютс  управл ющими выходами устройства. На чертеже представлена блок-схема предлагаемого устройства с автономным контролем Устройство содержит накопитель , информационные входа: 2, первый формирователь 3 сигналов контрольных разр дов, первый посто  нный накопитель 4, первый формирователь 5 сигналов четности, схему 6 сравнени , информ ционные выходы 7, второй формирователь 8 сигналов контрольных разр дов, второй посто нный накопитель 9, второй формирователь 10 сигналов разр дов четности, сумматор-вычитатель 11, третий посто нный накопитель 12 и регистрирующую схему 13. Устройство работает следующим образом. На информационные входы 2 накопител  входы первого формировател  3 сигналов контрольных разр дов и входы первого тшсто нного накопител  4 поступает двоичный код числа, подлежащего записи в очередном цикле. В информационные разр ды накопител  1 непосредственно, а в контрольные разр ды после соответствующей обработки в кодирующем устройстве, состо 1щем из первого посто нного накопител  4, первого формировател  5 четности и первого формировател  3 сигналов контрольных разр дов по модулю 3. Если А - величина нечетного выбранного модул , то возможна  величина разр дности модул  пам ти не превышает величину () разр д и количество охваченнь1х контролем модулей пам ти не может превышать величины (А-1). Количество контрольных разр дов, необходимых дл  записи вычета числа по модулю А, определ етс  величиной К } + + logsА, где logjA - цела  часть тасла. С помощью первого формировател  3 сигналов контрольных разр дов по модулю определ етс  вычет записываемого числа, который записьшаетс  в Kj контрольных разр да. Определение вычета производитс  следующим образом. Всем (А-1) разр дам с первого модул  пам ти придаетс  вес один. Всем (А-1) разр дам со второго модул  пам ти придаетс  вес два. Всем (А-1) разр дам с третьего модул  пам ти придаетс  вес три и т.д. Указанные разр ды в соответствии с присвоенны1У и весами поступают на первый форл ирователь 3 сигналов контрольных разр дов по модулю А. Известно , что формирователи по нечетному модулю имеют входы с весами 1, 2, 4, ..., т.е. равными степени двойки. Поэтому дл  того, чтобы иметь вес, не равный степени двойки, необходимо разр ды с модулей пам ти с такими весами подать одновременно на несколько входов с различными весами первого формировател  3 сигналов по модулю А. Это позвол ет закодировать все контролируемые модули {акопител  1. Определение Кр контрольных разр дов в первом посто нном накопителе 4 производитс - следующим образом. Первый посто нный накопитель 4 состоит из (А-1) модул , каждый из которых предназначен дл  кодировки своего модул  пам ти. {А-1) разр д с модул  пам ти поступает на вход своего первого посто нного накопител  4, где производитс  кодировка по следующему алгоритму 00 - одна кодова  комбинаци  дл  всех комбинаций, содержащих всего 1 единицу в коде из (А-1) разр дов одна кодова  комбинаци  дл  всех комбинаций, содержащих две единицы в коде из (А-1) разр дов - одна кодова  комбинаци  одна кодова  комбинаци . т.е, дл  кода из (А-1) разр дов необходимо всего (2 1) кодова  комбина)1.и  , дл  того, 1гтобы определить иалиаде ошибки любой кратности в (А-1) разр дном модуле всех () МОЛ)лей пам ти. Лл  этого необходимо иметь когпрольные рачрлды К, количество которых определ етс  т иыражени 

Кп 1 + 1од,(А-1)), где logj(A-r) - цела  часть числа.

Одноименные разр ды с каждого из (А-1) модулей посто нного накопител  4 складыва- 5 модуль и разр дность посто нного накопител  ютс  по модулю 2 в первом формирователедл  обнаруже1ш  всех ошибок при отказе

5 и получаетс  на выходе формировател  5одного модул  и определить номер отказавКп контрольных разр да, которые записьшз-шего модул  пам ти. При считывании работа устройства происходит следующим образом. Считанные информационные разр ды из модулей пам ти накопител  1 поступают на информационные выходы 7 и на входы второго формировател  8 сигналов контрольных разр дов по модулю и второго посто нного накопител  9, где аналогично выработке контрольных разр дов в блоках 3-S производитс  выработка контрольных разр дов из считанных кодов чисел. Полученные контрольные разр ды сравниваютс  с соответствуюишми контрольными разр дами, считываемыми из накопител  1, в схеме 6 сравнени  и сумматоре-вычитателе 11 следующим образом. Контрольные вычеты сравниваютс  поразр дно в схеме 6 сравнени , что позвол ет определить величину изменившегос  модул  при наличии ошибки. В сумматоре-вычитатепе 11 производитс  вычитагше контрольного кода, поступающего из накопител  1 из контрольного кода, поступающего из второго формировател  10 разр дов четности через второй посто нный накопитель 9. Учитыва  специфику задани  кодов в посто нном накопителе , по разности кодов можно судить о количестве ошибок, возникишх в результате отказа. Дл  определени  факта ошибки достаточно контрольных разр дов, определ емых с помощью первого и второго посто нных накопителей .

9075886

ютс  в дополнительные контрольные разр ды модулей пам ти накопител  I.

В табл. 1 приведены различные характеристики , которые позвол ют выбрать нужный

Таблица I Однако дл  определени  номера отказавшего модул  необходимы контрольные разр ды , определ емые с помощью iicpiioro и второго формирователей контрольных разр дов по модулю А. Определеине тчтмсра отказавшего модул  производитсп п третьем посто нном накопителе |2. Регистраци  номера производитс  регистрирующей схемой 13. Определение номера отказавшего модул  производитс  следующим обра}ом. Возьмем дл  опрюделенности величину модул  . Дл  по1тма1 и  принципа оп;тс,челе1ш  номера отказавшего модул  составл етс  таблица соответстви  между количеством отказавших разр дов в модуле пам ти, определ емых с помощью посто нных накопителей 4 и Ч, формирователей 5 и 10 и сумматора-вычитател  11, величиной изменившегос  модул , определ емой с помощью формщювателе 3 и Н сигналов контрольных разр дов чо МОДУЛЮ Л И схемы 6 сравнени , и кодом номера отказавшего модул  пам ти. Данные сведень в таблицу 2. Как видно из табл. 2, есть однозначное соответствие между количеством в пникщих ошибок, величиной изменившего модул  и номером отказавшего МОДУЛЯ пам ти. Аналогичные таблицы нетрудно построить и ;ш  других значений модул  А. Ланна  таблица записываетс  в третий посто нный накопитель 12. На его выходе имеем код номера отказавшего модул  пам ти, который поступает в регистрирующую схему 13. Таким обПрименение пред агаемого изобретени  по вол ет повысить точйюсть контрол  за счет обнаружени  ошибок любЫ кратности и, кро ме того, обнаружение номера отказавшего ра р да. Это позвол ет повысить эффективность работы запоминаннцего устройства с автономным контролем. Формула, изобретени  Запоминающее устройство с автономным контролем, содержащее накопитель, информационные входа которого подключены к входам первого формировател  сигналов контрольных разр дов и  вл ютс  информационными входами устройства, одни контрольные входы, накопител  подолючены к выходам пе вого формировател  сигналов контрольных разр дов, выходы накопител  поделючены к входам второго формировател  сигналов конт рольных разр дов и  вл ютс  информационными выходами устройства, выходы второго формировател  сигналов контрольных разр до подключены к одним входам схемы сравнени вторые входы которой подключены к одним контрольным выходам накопител , отличающеес  тем, что, с целью повышени  точности контрол , оно содержит первый посто нный накопитель, входы которого

9075888

разом, определ ютс  все ошибки в пределах разр дности модул  пам ти и определ етс  номер модул  пам ти.

Таблица 2 подключены к информационным входам накопител , первый формирователь сигналов четности , входы которого подключены к выходам первого посто нного накопител , а выходы - к другим контрольным входам накопител  , второй посто нный накопитель, входы которого подключены к информационным выходам накопител , второй формирователь сигкалов четности, входы которого подключены к выходам второго посто нного накопител , сумматор-вычитатель, одни входы которого подключены к другим контрольным выходам накопител , а другие входы - к выходам второго формировател  сигналов четности, и третий посто нный накопитель, одни входы которого подключены к выходам схемы сра1внсни , другие входы - к выходам сумматора-вычитател , а выходы третьего посто нного накопител   вл ютс  управл ющими выходалш устройства. Источники информации, прин тые во внимание при экспертизе 1.Специализированные и комбинированные вывдслительные устройства Межв. сб. научи. трудов. Вып. 6, Р зань, 1978 г., с. 114-П9. 2.Патент Великобритании № 1391976, кл. G И С 29/00, опублик. 1975. 3.Путинцев Н. Д. Аппаратурный контроль управл ющих цифровых вычислительных машин. М., Ссшетское радио, 1966. с. 434 (прототип).

Claims (3)

1. Формула, изобретения

   Запоминающее устройство с автономным контролем, содержащее накопитель, информационные входа которого подключены к входам первого формирователя сигналов контрольных разрядов и являются информационными входами устройства, одни контрольные входы, накопителя подключены к выходам первого формирователя сигналов контрольных разрядов, выходы накопителя подключены к входам второго формирователя сигналов контрольных разрядов и являются информационными выходами устройства, выходы второго формирователя сигналов контрольных разрядов подключены к одним входам схемы сравнения, вторые входы которой подключены к одним контрольным выходам накопителя, отличающееся тем, что, с целью повышения точности контроля, оно содержит первый постоянный накопитель, входы которого подключены к информационным входам накопителя, первый формирователь сигналов четности, входы которого подключены к выходам первого постоянного накопителя, а выхода - к другим контрольным входам нако30 пителя , второй постоянный накопитель, входы которого подключены к информационным выходам накопителя, второй формирователь сигналов четности, входы которого подключены к выходам второго постоянного накопителя, 35 сумматор-вычитатель, одни входы которого подключены к другим контрольным выходам накопителя, а другие входы - к выходам второго формирователя сигналов четности, и третий постоянный накопитель, одни входы 40 которого подключены к выходам схемы сравнения, другие входа - к выходам сумматора-вычитателя, а выходы третьего постоянного накопителя являются управляющими выходами устройства.

   45 Источники информации, принятые во внимание при экспертизе

   1. Специализированные и комбинированные вычислительные устройства Межв. сб. научи, трудов. Вып. 6, Рязань, J978 г., с. 114-119.

   50
2. 2. Патент Великобритании № 1391976, кл. G 11 С 29/00, опублик. 1975.
3. 3. Путинцев Н. Д. Аппаратурный контроль управляющих цифровых вычислительных машин. М., Советское радио”, 1966. с. 434 (прототип).