JPH03105444A - メモリアドレス制御回路 - Google Patents
メモリアドレス制御回路Info
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- JPH03105444A JPH03105444A JP1243057A JP24305789A JPH03105444A JP H03105444 A JPH03105444 A JP H03105444A JP 1243057 A JP1243057 A JP 1243057A JP 24305789 A JP24305789 A JP 24305789A JP H03105444 A JPH03105444 A JP H03105444A
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データをメモリにランダム・書込／読出する際のアドレ
スの制御回路に関し、 データメモリの書込アドレスを順次出力する書込アドレ
ス発生手段と、謹書込アドレスを該データメモリの読出
アドレスとして蓄積し読出制御信号により出力する読出
アドレス発生手段と、を備え、該読出アドレスが該空き
アドレスとして謹書込アドレス発生手段に書き込まれる
メモリアドレス制御回路において、誤った書込／読出ア
ドレスの巡回を無くすことを目的とし、 空きアドレス及び書込アドレスを３つ以上のメモリに格
納し、読み出したときにそれらのアドレスの内の多数を
占めているもののいずれかを選択してデータメモリに与
えるか、或いは書込アドレス及び空きアドレスをそれぞ
れ誤り訂正してから読出及び書込アドレスとするように
構成する．〔産業上の利用分野〕 本発明はメモリアドレス制御回路に関し、特にデータを
メモリにランダム・書込／読出する際のアドレスの制御
回路に関するものである，通信装置においては、入力デ
ータをメモリに一旦蓄えた後、読み出すときには読出側
に接続される複数のコンピュータ等からのランダムアク
セスにより必要な時に読み出しができるようにアドレス
制御を行うことが通常必要である． 〔従来の技術〕 第７図は従来のメモリアドレスの制御回路を示したもの
で、図中、■はデータメモリ、２は書込アドレス発生手
段としての書込アドレスメモリで、例えば先入れ先出し
メモリ（以後、ｐ＋ｐｏと略称する）で構成されており
、データメモリ１の空アドレスがアドレスＯ番地（以後
、＾［ｌＲＯと略称する），ＡＤＲＩ， ＡＤＲ２・・
・・・・というように格納されている．また、３は読出
アドレス発生手段としての読出アドレスメモリで、例え
ばランダムアクセスメモリ（以後、ＲＡＭと略称する）
で横威されており、データメモリｌ中のデータを読み出
すための読出アドレスが、例えばＡＤＲＯ，＾［ＩＲ１
・・・・・・というように格納されているが、この読出
は読出制御信号によって行われる． 動作においては、今、データが入力するとＦＩＦＯ２は
、例えばＡＤＲＯをデータメモリｌに書込アドレスとし
て与えてデータがＯ番地に書き込まれると同時にこのア
ドレスをＲＡＭ ３にも与えるので、この＾ＤＲＯが読
出アドレスとしてＲＡＭ ３に格納される．一方、ＲＡ
Ｍ ３は読出制御信号によって読出アドレス＾ＤＲＯを
データメモリｌとＦＩＦＯ２に出力するので、データメ
モリｌのアドレス０番地に書き込まれたデータが読み出
されるとともに、書き込みのための空きアドレスとして
再びＦＩＦＯ２に格納される． 以後、同様にしてグルグル同じ経路でアドレスの転送制
御が行われる． 〔発明が解決しようとする課題〕 このような従来例の場合、ＦＩＦＯ２からの例えばＡＤ
ＲＯがＲＡ？ｌ ３に書き込まれるルート■において、
雑音などの影響を受けて誤ってＡＤＲＯがＡ［ｌＲ２に
変化したとすると、ＲＡＭ ３には＾ＤＲ２が２つ存在
し、ＡＤＲＯは存在しない． そこで、ＡＤＲＯは永久に読み出せなくなり、＾ＤＲ２
が重複して読み出され、場合によってはメモリ１に２重
に上書きされてしまい、かかるアドレスの異常を検出で
きないという問題点があった．尚、このような異常状態
を避けるには、通常考えられるのはパリティチェック方
式であるが、完全に異常状態を検出することは困難であ
る．何故なら、パリティチェック方式では偶数／奇数の
判断のため検出率が５０％に過ぎないからである．従っ
て、本発明は、データメモリの書込アドレスを順次出力
する書込アドレス発生手段と、謹書込アドレスを該デー
タメモリの読出アドレスとしてＭ積し読出制御信号によ
り出力する読出アドレス発生手段と、を備え、該読出ア
ドレスが該空きアドレスとして謹書込アドレス発生手段
に書き込まれるメモリアドレス制御回路において、誤っ
た書込／１！出アドレスの巡回を無くすことを目的とす
る． 〔課題を解決するための手段］ 上記の目的を達戒するため、第１の本発明に係るメモリ
アドレス制御回路は、第１図に原理的に示すように、書
込アドレス発生手段２及び読出アドレス発生手段３がそ
れぞれ、空きアドレス及び書込アドレスを共通に書き込
む３つ以上のメモリ２１，〜２１．，３１．〜３ｌ，ｌ
と、これらのメモリの全出力の多数決論理に従っていず
れかのメモリ出力を選択する手段２２．３２と、を備え
ている． また、第２の本発明に係るメモリアドレス制御回路では
、第２図に原理的に示すように、書込アドレスの誤り訂
正を行って読出アドレス発生手段３に送る誤り訂正手段
４と、空きアドレスの誤り訂正を行って書込アドレス発
生手段２に送る誤り訂正千段５とを備えている． 〔作 用〕 第１図に示す第１の本発明では、書込アドレス発生千段
２から発住される書込アドレスは読出アドレス発生手段
３の３つ以上のメモリＩｔ．〜３１７に共通にデータメ
モリ１の読出アドレスとして書き込まれる． このとき、何らかの原因で書込アドレスが変化したとす
ると、これらのメモリ３１．〜３１．に一旦格納された
アドレスが読出制御信号によって読出アドレスとして読
み出されたとき、選択手段３２でそれらの読出アドレス
の多数決を取り、多数のもののいずれかを選択してデー
タメモリｌに与えるようにする． 同様に、この選択手段３２からの読出アドレスが空きア
ドレスとして書込アドレス発生千段２のメモリ２１ｌ〜
２１．に書き込まれるときにアドレスエラーが生した場
合には、メモリ２１，〜２ｌ．から書込アドレスとして
順次出力されるとき、選択手段２２で多数決を取り多い
アドレスをデータメモリ１に与える． このようにして多数決論理によってメモリアドレスのエ
ラーを訂正し、誤りアドレスの巡回を防止している． また、第２図に示した第２の本発明では、書込アドレス
発生手段２及び読出アドレス発生手段３の各出力アドレ
スをそれぞれ誤り訂正手段４及び５によって誤り訂正を
行ってから読出アドレス及び書込アドレスとして与える
ようにしている．従って、この第２の本発明でも誤った
まま書込／読出アドレスが巡回するのを防止している．
〔実 施 例〕 第３図は第１の本発明に係るメモリアドレス制御回路の
実施例を示しており、この実施例では、書込アドレス発
生手段２を、３つのＦＩＦＯ２ １ ｌ〜２１３と選択
手段２２とで横威し、更に選択手段２２を多数決論理回
路２２１とセレクタ（Ｓ［！Ｌ） ２２８とで構成し
ている．また、同様にして読出アドレス発生手段３を、
３つのＲＡＭ ３ １ ＋〜３１，と選択手段３２とで
横戒し、更に選択手段３２を多数決論理回路３２．とセ
レクタ（Ｓ［！Ｌ）３２ｍとで横戒している． この実施例では、データメモリ１への書込アドレスはル
ート■〜■を通って共通にＲＡＭ ３ １ ＋〜３１，
に与えられるが、これらのＲＡＭ ３ １ ＋〜３１，
から読出制御信号により読出アドレスが読み出されると
、多数決論理回路３２１でＲＡＭ出力の内、多数のもの
のいずれかを選択するようにセレクタ３２８を制御する
ことにより正しい読出アドレスをメモリｌに与える． また、読出アドレスはＦＩＦＯ２１＋〜２１，に空きア
ドレスとして格納され、順次読み出されるが、このとき
、やはり多数決論理回路２２．で多数決を取ることによ
り正しい書込アドレスをセレクタ２２，で選択してデー
タメモリ！に与えるようにしている． 第４図は、第３図に示した多数決論理回路３２，（２２
，）とセレクタ３２．（２２ｍ）の実施例を示したもの
で、この実施例では、多数決論理回路３２， （２２
，）は、ルート■と■（■と■）の例えば８ピットの書
込アドレス（読出アドレス）の一致検出を行う一致検出
器３２１（２２１）と、ルート■と■（■と■）の書込
アドレス（読出アドレス）の一致検出を行う一致検出器
３２２ （２２２）と、ルート■と■（■と■）の書込
アドレス（読出アドレス）の一致検出を行う一致検出器
３２３ （２２３）とで構或されている．？た、セレク
タ３２■ （２２ｉは、ルート■（■）の書込アドレス
（読出アドレス）と一致検出器３２１ （２２１）との
ＡＮＤゲート３２４（２２４）と、ルート■（■）の書
込アドレス（読出アドレス）と一致検出器３２２ （２
２２）とのＡＮＤゲート３２５ （２２５）と、ルート
■（■）の書込アドレス（読出アドレス）と一致検出！
１３２３ （２２３） と（７）ＡＮＤゲー｝３２５（
２２５）と、これらＡＮＤゲート３２４〜３２６（２２
４〜２２６）の出力のＯＲゲート３２７（２２７）とで
構戒されている． 即ち、例えばルート■と■のアドレスが正しく、ルート
■が誤っているときには、一致検出器３２３じ一敗検出
して出力が“Ｈ“レベルとなりＡＮＤゲート３２６をイ
ネーブルにするので、ルート■の書込アドレス（ルート
■の書込アドレスでも良い）がＡＮＤゲート３２６及び
ＯＲゲート３２７を通ってデータメモリ１に与えられる
こととなる． 尚、３つのアドレスの内、２つが誤っている場合にも一
致検出を行ってしまうので、これを防ぐため、パリティ
チェック部３２Ｂ （２２Ｂ）を設け、誤っていないと
きだけＡＮＤゲート３２９（２２９）から出力され、そ
うでないときにはそのアドレスを捨ててしまうようにす
ることが好ましい． 第５図は第２の本発明に係るメモリアドレス制御回路の
実施例を示したもので、この実施例では、誤り訂正手段
４は、書込アドレス発生手段としてのＦＩＦＯ２から出
力される書込アドレス（８ビットデータ）を直列データ
に変換するためのＰ／Ｓ変換器４ｌと、このＰ／Ｓ変換
器４ｌの直列出力に対して良く知られたＢＣＨ符号化を
行うためのＢＣＨ符号器４２と、このＢＣＨ符号出力に
より誤り訂正するＢＣＨ復号器４３と、このＢＣＨ復号
器４３の出力を並列データに変換するＳ／Ｐ変換器４４
とで構成されている．また、誤り訂正手段５は、読出ア
ドレス発生手段としてのＲＡＭ ３から空きアドレスと
して出力される読出アドレス（８ビットデータ）を直列
データに変換するためのＰ／Ｓ変換器５１と、このＰ／
Ｓ変換器５ｌの直列出力に対してＢＣＨ符号化を行うた
めのＢＣＨ符号器５２と、このＢＣＨ符号出力により誤
り訂正するＢＣＨ復号器５３と、このＢＣＨ復号器５３
の出力を並列データに変換するＳ／Ｐ変換器５４とで構
成されている． 第６図は、第５図に示したＢＣＨ符号器及び復号器の実
施例を示したもので、ＢＣＨ符号器は第６図（ａ）に示
すように、スイッチＳｔ及びＳ２の実線位置において、
１１ビットの直列データを通過させると共に、この１１
ビットのデータを４段ＯＦＦ（フリップフロップ）ｌ〜
４を通すことにより左に４ビットだけシフトさせ、上記
の１１ビットの通過後にスイッチＳｔ及びＳ２を点線の
位置に切り替えることにより得られる生威多項弐Ｇ（幻
−Ｘ’ ＋Ｘ＋１による割り算の余りを４ビットとして
スイッチＳ１を介して（１５．１１） ＢＣＨ符号とし
て送出する． このようにして例えばルート■を通ってＢＣＨ復号器４
３に入力されると、同図（ロ）に示すように受信情報（
１５ビット）が生威多項弐Ｇ（ト）で割り切れるか否か
を、ＦＦ４〜ＦＦＩの各出力によるチェックピットで判
定部５０が判定する．この判定表が同図（Ｃ）に示され
ており、ＦＦ４〜ＦＦＩの４ビット出力が共に”Ｏ”に
戊らないとき、即ち受信情報が生成多項八〇（ｘ）で割
り切れないとき、にはそれぞれ図示のようなビットが誤
りであるとして入力データをＥＯＲゲート５ｌで訂正す
ることにより正しいアドレスに訂正することができる． 〔発明の効果〕 以上説明したように本発明に係るメモリアドレス制御回
路によれば、空きアドレス及び書込アドレスを３つ以上
のメモリに格納し、読み出したときにそれらのアドレス
の内の多数を占めているもののいずれかを選択してデー
タメモリに与えるか、或いは書込アドレス及び空きアド
レスをそれぞれ誤り訂正してから読出及び書込アドレス
とするように構成したので、アドレス値の異常が発生し
た時、その異常アドレスの出力を排除し訂正することが
でき、以て異常アドレスの巡回を無くすことができる．
スの制御回路に関し、 データメモリの書込アドレスを順次出力する書込アドレ
ス発生手段と、謹書込アドレスを該データメモリの読出
アドレスとして蓄積し読出制御信号により出力する読出
アドレス発生手段と、を備え、該読出アドレスが該空き
アドレスとして謹書込アドレス発生手段に書き込まれる
メモリアドレス制御回路において、誤った書込／読出ア
ドレスの巡回を無くすことを目的とし、 空きアドレス及び書込アドレスを３つ以上のメモリに格
納し、読み出したときにそれらのアドレスの内の多数を
占めているもののいずれかを選択してデータメモリに与
えるか、或いは書込アドレス及び空きアドレスをそれぞ
れ誤り訂正してから読出及び書込アドレスとするように
構成する．〔産業上の利用分野〕 本発明はメモリアドレス制御回路に関し、特にデータを
メモリにランダム・書込／読出する際のアドレスの制御
回路に関するものである，通信装置においては、入力デ
ータをメモリに一旦蓄えた後、読み出すときには読出側
に接続される複数のコンピュータ等からのランダムアク
セスにより必要な時に読み出しができるようにアドレス
制御を行うことが通常必要である． 〔従来の技術〕 第７図は従来のメモリアドレスの制御回路を示したもの
で、図中、■はデータメモリ、２は書込アドレス発生手
段としての書込アドレスメモリで、例えば先入れ先出し
メモリ（以後、ｐ＋ｐｏと略称する）で構成されており
、データメモリ１の空アドレスがアドレスＯ番地（以後
、＾［ｌＲＯと略称する），ＡＤＲＩ， ＡＤＲ２・・
・・・・というように格納されている．また、３は読出
アドレス発生手段としての読出アドレスメモリで、例え
ばランダムアクセスメモリ（以後、ＲＡＭと略称する）
で横威されており、データメモリｌ中のデータを読み出
すための読出アドレスが、例えばＡＤＲＯ，＾［ＩＲ１
・・・・・・というように格納されているが、この読出
は読出制御信号によって行われる． 動作においては、今、データが入力するとＦＩＦＯ２は
、例えばＡＤＲＯをデータメモリｌに書込アドレスとし
て与えてデータがＯ番地に書き込まれると同時にこのア
ドレスをＲＡＭ ３にも与えるので、この＾ＤＲＯが読
出アドレスとしてＲＡＭ ３に格納される．一方、ＲＡ
Ｍ ３は読出制御信号によって読出アドレス＾ＤＲＯを
データメモリｌとＦＩＦＯ２に出力するので、データメ
モリｌのアドレス０番地に書き込まれたデータが読み出
されるとともに、書き込みのための空きアドレスとして
再びＦＩＦＯ２に格納される． 以後、同様にしてグルグル同じ経路でアドレスの転送制
御が行われる． 〔発明が解決しようとする課題〕 このような従来例の場合、ＦＩＦＯ２からの例えばＡＤ
ＲＯがＲＡ？ｌ ３に書き込まれるルート■において、
雑音などの影響を受けて誤ってＡＤＲＯがＡ［ｌＲ２に
変化したとすると、ＲＡＭ ３には＾ＤＲ２が２つ存在
し、ＡＤＲＯは存在しない． そこで、ＡＤＲＯは永久に読み出せなくなり、＾ＤＲ２
が重複して読み出され、場合によってはメモリ１に２重
に上書きされてしまい、かかるアドレスの異常を検出で
きないという問題点があった．尚、このような異常状態
を避けるには、通常考えられるのはパリティチェック方
式であるが、完全に異常状態を検出することは困難であ
る．何故なら、パリティチェック方式では偶数／奇数の
判断のため検出率が５０％に過ぎないからである．従っ
て、本発明は、データメモリの書込アドレスを順次出力
する書込アドレス発生手段と、謹書込アドレスを該デー
タメモリの読出アドレスとしてＭ積し読出制御信号によ
り出力する読出アドレス発生手段と、を備え、該読出ア
ドレスが該空きアドレスとして謹書込アドレス発生手段
に書き込まれるメモリアドレス制御回路において、誤っ
た書込／１！出アドレスの巡回を無くすことを目的とす
る． 〔課題を解決するための手段］ 上記の目的を達戒するため、第１の本発明に係るメモリ
アドレス制御回路は、第１図に原理的に示すように、書
込アドレス発生手段２及び読出アドレス発生手段３がそ
れぞれ、空きアドレス及び書込アドレスを共通に書き込
む３つ以上のメモリ２１，〜２１．，３１．〜３ｌ，ｌ
と、これらのメモリの全出力の多数決論理に従っていず
れかのメモリ出力を選択する手段２２．３２と、を備え
ている． また、第２の本発明に係るメモリアドレス制御回路では
、第２図に原理的に示すように、書込アドレスの誤り訂
正を行って読出アドレス発生手段３に送る誤り訂正手段
４と、空きアドレスの誤り訂正を行って書込アドレス発
生手段２に送る誤り訂正千段５とを備えている． 〔作 用〕 第１図に示す第１の本発明では、書込アドレス発生千段
２から発住される書込アドレスは読出アドレス発生手段
３の３つ以上のメモリＩｔ．〜３１７に共通にデータメ
モリ１の読出アドレスとして書き込まれる． このとき、何らかの原因で書込アドレスが変化したとす
ると、これらのメモリ３１．〜３１．に一旦格納された
アドレスが読出制御信号によって読出アドレスとして読
み出されたとき、選択手段３２でそれらの読出アドレス
の多数決を取り、多数のもののいずれかを選択してデー
タメモリｌに与えるようにする． 同様に、この選択手段３２からの読出アドレスが空きア
ドレスとして書込アドレス発生千段２のメモリ２１ｌ〜
２１．に書き込まれるときにアドレスエラーが生した場
合には、メモリ２１，〜２ｌ．から書込アドレスとして
順次出力されるとき、選択手段２２で多数決を取り多い
アドレスをデータメモリ１に与える． このようにして多数決論理によってメモリアドレスのエ
ラーを訂正し、誤りアドレスの巡回を防止している． また、第２図に示した第２の本発明では、書込アドレス
発生手段２及び読出アドレス発生手段３の各出力アドレ
スをそれぞれ誤り訂正手段４及び５によって誤り訂正を
行ってから読出アドレス及び書込アドレスとして与える
ようにしている．従って、この第２の本発明でも誤った
まま書込／読出アドレスが巡回するのを防止している．
〔実 施 例〕 第３図は第１の本発明に係るメモリアドレス制御回路の
実施例を示しており、この実施例では、書込アドレス発
生手段２を、３つのＦＩＦＯ２ １ ｌ〜２１３と選択
手段２２とで横威し、更に選択手段２２を多数決論理回
路２２１とセレクタ（Ｓ［！Ｌ） ２２８とで構成し
ている．また、同様にして読出アドレス発生手段３を、
３つのＲＡＭ ３ １ ＋〜３１，と選択手段３２とで
横戒し、更に選択手段３２を多数決論理回路３２．とセ
レクタ（Ｓ［！Ｌ）３２ｍとで横戒している． この実施例では、データメモリ１への書込アドレスはル
ート■〜■を通って共通にＲＡＭ ３ １ ＋〜３１，
に与えられるが、これらのＲＡＭ ３ １ ＋〜３１，
から読出制御信号により読出アドレスが読み出されると
、多数決論理回路３２１でＲＡＭ出力の内、多数のもの
のいずれかを選択するようにセレクタ３２８を制御する
ことにより正しい読出アドレスをメモリｌに与える． また、読出アドレスはＦＩＦＯ２１＋〜２１，に空きア
ドレスとして格納され、順次読み出されるが、このとき
、やはり多数決論理回路２２．で多数決を取ることによ
り正しい書込アドレスをセレクタ２２，で選択してデー
タメモリ！に与えるようにしている． 第４図は、第３図に示した多数決論理回路３２，（２２
，）とセレクタ３２．（２２ｍ）の実施例を示したもの
で、この実施例では、多数決論理回路３２， （２２
，）は、ルート■と■（■と■）の例えば８ピットの書
込アドレス（読出アドレス）の一致検出を行う一致検出
器３２１（２２１）と、ルート■と■（■と■）の書込
アドレス（読出アドレス）の一致検出を行う一致検出器
３２２ （２２２）と、ルート■と■（■と■）の書込
アドレス（読出アドレス）の一致検出を行う一致検出器
３２３ （２２３）とで構或されている．？た、セレク
タ３２■ （２２ｉは、ルート■（■）の書込アドレス
（読出アドレス）と一致検出器３２１ （２２１）との
ＡＮＤゲート３２４（２２４）と、ルート■（■）の書
込アドレス（読出アドレス）と一致検出器３２２ （２
２２）とのＡＮＤゲート３２５ （２２５）と、ルート
■（■）の書込アドレス（読出アドレス）と一致検出！
１３２３ （２２３） と（７）ＡＮＤゲー｝３２５（
２２５）と、これらＡＮＤゲート３２４〜３２６（２２
４〜２２６）の出力のＯＲゲート３２７（２２７）とで
構戒されている． 即ち、例えばルート■と■のアドレスが正しく、ルート
■が誤っているときには、一致検出器３２３じ一敗検出
して出力が“Ｈ“レベルとなりＡＮＤゲート３２６をイ
ネーブルにするので、ルート■の書込アドレス（ルート
■の書込アドレスでも良い）がＡＮＤゲート３２６及び
ＯＲゲート３２７を通ってデータメモリ１に与えられる
こととなる． 尚、３つのアドレスの内、２つが誤っている場合にも一
致検出を行ってしまうので、これを防ぐため、パリティ
チェック部３２Ｂ （２２Ｂ）を設け、誤っていないと
きだけＡＮＤゲート３２９（２２９）から出力され、そ
うでないときにはそのアドレスを捨ててしまうようにす
ることが好ましい． 第５図は第２の本発明に係るメモリアドレス制御回路の
実施例を示したもので、この実施例では、誤り訂正手段
４は、書込アドレス発生手段としてのＦＩＦＯ２から出
力される書込アドレス（８ビットデータ）を直列データ
に変換するためのＰ／Ｓ変換器４ｌと、このＰ／Ｓ変換
器４ｌの直列出力に対して良く知られたＢＣＨ符号化を
行うためのＢＣＨ符号器４２と、このＢＣＨ符号出力に
より誤り訂正するＢＣＨ復号器４３と、このＢＣＨ復号
器４３の出力を並列データに変換するＳ／Ｐ変換器４４
とで構成されている．また、誤り訂正手段５は、読出ア
ドレス発生手段としてのＲＡＭ ３から空きアドレスと
して出力される読出アドレス（８ビットデータ）を直列
データに変換するためのＰ／Ｓ変換器５１と、このＰ／
Ｓ変換器５ｌの直列出力に対してＢＣＨ符号化を行うた
めのＢＣＨ符号器５２と、このＢＣＨ符号出力により誤
り訂正するＢＣＨ復号器５３と、このＢＣＨ復号器５３
の出力を並列データに変換するＳ／Ｐ変換器５４とで構
成されている． 第６図は、第５図に示したＢＣＨ符号器及び復号器の実
施例を示したもので、ＢＣＨ符号器は第６図（ａ）に示
すように、スイッチＳｔ及びＳ２の実線位置において、
１１ビットの直列データを通過させると共に、この１１
ビットのデータを４段ＯＦＦ（フリップフロップ）ｌ〜
４を通すことにより左に４ビットだけシフトさせ、上記
の１１ビットの通過後にスイッチＳｔ及びＳ２を点線の
位置に切り替えることにより得られる生威多項弐Ｇ（幻
−Ｘ’ ＋Ｘ＋１による割り算の余りを４ビットとして
スイッチＳ１を介して（１５．１１） ＢＣＨ符号とし
て送出する． このようにして例えばルート■を通ってＢＣＨ復号器４
３に入力されると、同図（ロ）に示すように受信情報（
１５ビット）が生威多項弐Ｇ（ト）で割り切れるか否か
を、ＦＦ４〜ＦＦＩの各出力によるチェックピットで判
定部５０が判定する．この判定表が同図（Ｃ）に示され
ており、ＦＦ４〜ＦＦＩの４ビット出力が共に”Ｏ”に
戊らないとき、即ち受信情報が生成多項八〇（ｘ）で割
り切れないとき、にはそれぞれ図示のようなビットが誤
りであるとして入力データをＥＯＲゲート５ｌで訂正す
ることにより正しいアドレスに訂正することができる． 〔発明の効果〕 以上説明したように本発明に係るメモリアドレス制御回
路によれば、空きアドレス及び書込アドレスを３つ以上
のメモリに格納し、読み出したときにそれらのアドレス
の内の多数を占めているもののいずれかを選択してデー
タメモリに与えるか、或いは書込アドレス及び空きアド
レスをそれぞれ誤り訂正してから読出及び書込アドレス
とするように構成したので、アドレス値の異常が発生し
た時、その異常アドレスの出力を排除し訂正することが
でき、以て異常アドレスの巡回を無くすことができる．
第ｌ図は、第１の本発明に係るメモリアドレス制御回路
の原理図、 第２図は、第２の本発明に係るメモリアドレス制御回路
の原理図、 第３図は、第１の本発明の実施例を示す構戒図、第４図
は、第１の本発明に用いる選択手段の実施例を部分的に
示した図、 第５図は、第２の本発明の実施例を示す構成図、第６図
は、ＢＣＨ符号／復号の実施例を説明するための図、 第７図は、従来のメモリアドレス制御回路を示した図、
である． 第１図及び第２図において、 ｌ・・・データメモリ、 ２・・・書込アドレス発生手段、 ３・・・読出アドレス発生手段、 ２１１ 〜２１．，３１，〜３１ｌｌ・・・メモリ、２
２．３２・・・選択手段、 ４，５・・・誤り訂正手段．
の原理図、 第２図は、第２の本発明に係るメモリアドレス制御回路
の原理図、 第３図は、第１の本発明の実施例を示す構戒図、第４図
は、第１の本発明に用いる選択手段の実施例を部分的に
示した図、 第５図は、第２の本発明の実施例を示す構成図、第６図
は、ＢＣＨ符号／復号の実施例を説明するための図、 第７図は、従来のメモリアドレス制御回路を示した図、
である． 第１図及び第２図において、 ｌ・・・データメモリ、 ２・・・書込アドレス発生手段、 ３・・・読出アドレス発生手段、 ２１１ 〜２１．，３１，〜３１ｌｌ・・・メモリ、２
２．３２・・・選択手段、 ４，５・・・誤り訂正手段．
Claims (2)
- （１）データメモリ（１）の書込アドレスを順次出力す
る書込アドレス発生手段（２）と、該書込アドレスを該
データメモリ（１）の読出アドレスとして蓄積し読出制
御信号により出力する読出アドレス発生手段（３）と、
を備え、該読出アドレスが該空きアドレスとして該書込
アドレス発生手段（２）に書き込まれるメモリアドレス
制御回路において、 該書込アドレス発生手段（２）及び読出アドレス発生手
段（３）がそれぞれ、該空きアドレス及び該書込アドレ
スを共通に書き込む３つ以上のメモリ（２１＿ｌ〜２１
＿ｍ）（３１＿ｌ〜３１＿ｍ）と、これらのメモリの全
出力の多数決論理に従っていずれかのメモリ出力を選択
する手段（２２）（３２）と、で構成されていることを
特徴としたメモリアドレス制御回路。 - （２）データメモリ（１）の書込アドレスを順次出力す
る書込アドレス発生手段（２）と、該書込アドレスを該
データメモリ（１）の読出アドレスとして蓄積し読出制
御信号により出力する読出アドレス発生手段（３）と、
を備え、該読出アドレスが該空きアドレスとして該書込
アドレス発生手段（２）に書き込まれるメモリアドレス
制御回路において、 該書込アドレスの誤り訂正を行って該読出アドレス発生
手段（３）に送る誤り訂正手段（４）と、該空きアドレ
スの誤り訂正を行って該書込アドレス発生手段（２）に
送る誤り訂正手段（５）と、を備えたことを特徴とする
メモリアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243057A JPH03105444A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243057A JPH03105444A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105444A true JPH03105444A (ja) | 1991-05-02 |
Family
ID=17098162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243057A Pending JPH03105444A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105444A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| JP2002157168A (ja) * | 2000-11-16 | 2002-05-31 | Niigata Seimitsu Kk | メモリシステム |
| JP5575997B1 (ja) * | 2013-03-13 | 2014-08-20 | 長瀬産業株式会社 | 半導体装置及び半導体装置に対するエントリアドレス書き込み／読み出し方法 |
-
1989
- 1989-09-19 JP JP1243057A patent/JPH03105444A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| JP2002157168A (ja) * | 2000-11-16 | 2002-05-31 | Niigata Seimitsu Kk | メモリシステム |
| JP5575997B1 (ja) * | 2013-03-13 | 2014-08-20 | 長瀬産業株式会社 | 半導体装置及び半導体装置に対するエントリアドレス書き込み／読み出し方法 |
| WO2014141566A1 (ja) * | 2013-03-13 | 2014-09-18 | 長瀬産業株式会社 | 半導体装置及び半導体装置に対するエントリアドレス書き込み／読み出し方法 |
| CN105190762A (zh) * | 2013-03-13 | 2015-12-23 | 长瀬产业株式会社 | 半导体装置及写入/读取登录位址于半导体装置中的方法 |
| US9240237B2 (en) | 2013-03-13 | 2016-01-19 | Nagase & Co., Ltd. | Semiconductor device and method of writing/reading entry address into/from semiconductor device |
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