KR100561982B1 - 오류 정정 부호 발생 회로 및 그 방법 - Google Patents

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Abstract

오류 정정 부호의 산출에 걸리는 처리 속도를 보다 고속화할 수 있는 오류 정정 부호 발생 방법을 제공한다. PO 연산 회로(171)는, DVD 블록 데이터를 8비트로 이루어지는 심볼로써 행렬 표기하였을 때의 각 열의 심볼을 순차적으로 취득하여 외패리티를 연산하기 위한 연산을 행한다. 또한, PI 연산 회로(172)에서는, PO 연산 회로(171)에 취득되는 상기 심볼을 순차적으로 취득하여, 각 행의 내패리티를 연산하기 위한 연산을 행한다. 이 PI 연산 회로(172)의 연산 결과는. 일시 보유 메모리(190)에 일시적으로 보유된다.
PO 연산 회로, PI 연산 회로, 일시 보유 메모리, 버퍼 메모리, 외패리티, 내패리티

Description

오류 정정 부호 발생 회로 및 그 방법{ERROR CORRECTION CODE GENERATION CIRCUIT AND METHOD THEREOF}
도 1은 본 발명에 따른 오류 정정 부호 발생 방법을 DVD의 오류 정정 부호 발생 방법에 적용한 일 실시예에 대하여, 이것을 실시하는 장치를 도시하는 블록도.
도 2는 본 실시예에서의 오류 정정 부호의 산출 처리 수순을 도시하는 흐름도.
도 3은 본 실시예에서의 외패리티 및 내패리티의 산출에 관한 처리 양태를 도시하는 타임차트.
도 4는 본 실시예에서의 외패리티 및 내패리티의 산출에 관한 처리 양태를 도시하는 타임차트.
도 5는 본 실시예에서의 각종 디지털 처리의 시분할 양태를 도시하는 타임차트.
도 6은 종래의 DVD의 데이터 기록 장치의 구성을 도시하는 블록도.
도 7은 DVD에서의 오류 정정 부호를 갖는 부호어를 도시하는 도면.
도 8은 종래의 각종 디지털 처리의 시분할 양태를 도시하는 타임차트.
<도면의 주요 부분에 대한 부호의 설명>
100 : 디지털 신호 처리 회로
110 : 호스트 인터페이스
120 : 메모리 인터페이스
130 : 어드레스 발생 회로
140 : IED 처리 회로
150 : EDC 처리 회로
160 : 스크램블 처리 회로
170 : ECC 처리 회로
171 : PO 연산 회로
171a : 연산부
171b : 래치부
172 : PI 연산 회로
172a : 연산부
172b : 래치부
173, 174 : 셀렉터
175 : 카운터
180 : 8-16 변조 회로
190 : 일시 보유 메모리
본 발명은 2계통의 오류 정정 부호를 발생하는 오류 정정 부호 발생 방법에 관한 것이다.
도 6에, DVD(Digital Versatile Disc)의 데이터 기록 장치의 전체 구성을 도시한다. 도 6에 도시한 바와 같이, 이 데이터 기록 장치에서는, 호스트 컴퓨터로부터 전송되는 데이터는, 예를 들면 SDRAM(Synchronous Dynamic Random Access Memory)으로 이루어지는 버퍼 메모리(300)에 일단 비축된다. 그리고, 이 버퍼 메모리(300)에 비축되는 데이터에 대하여, 디지털 신호 처리 회로(200)에 의해 소정의 디지털 처리가 실시된다. 또한, 디지털 신호 처리 회로(200)로부터 출력되는 데이터에 대하여, 아날로그 신호 처리 회로(310)에 의해 소정의 아날로그 처리가 실시된다. 그리고, 아날로그 신호 처리 회로(310)의 출력에 기초하여 픽업(320)에서는, 광 디스크(DVD)(330)에 레이저를 조사한다. 또한, 이들 디지털 신호 처리 회로(200)나, 아날로그 신호 처리 회로(310), 픽업(320)은, 마이크로 컴퓨터(340)에 의해 통괄적으로 제어된다.
여기서, 상기 디지털 신호 처리 회로(200) 내에서 행해지는 처리에 대하여 더 설명한다.
즉, 호스트 컴퓨터로부터 전송되는 데이터는, 호스트 인터페이스(210)를 통해 상기 버퍼 메모리(300)와의 사이의 액세스를 담당하는 메모리 인터페이스(220)에 전송된다. 그리고, 메모리 인터페이스(220)에서는, 어드레스 발생 회로(230)에 의해 발생되는 버퍼 메모리(300)의 어드레스 데이터에 기초하여 대응하는 기억 영 역에 액세스하여, 호스트 인터페이스(210)로부터 전송되는 데이터를 이 기억 영역에 기억한다.
또한, 메모리 인터페이스(220)에서는, 어드레스 발생 회로(230)에 의해 발생되는 어드레스 데이터에 기초하여, 버퍼 메모리(300)의 대응하는 기억 영역에 액세스함으로써, 디지털 신호 처리 회로(200) 내의 각 처리 회로와 버퍼 메모리(300)와의 사이의 데이터의 수수를 중개한다. 그리고, 이에 의해, 버퍼 메모리(300)에 비축되는 데이터에 대하여 각종 디지털 처리가 실시되게 된다.
즉, IED 처리 회로(240)를 통해, 버퍼 메모리(300)에 비축되는 데이터의 DVD의 데이터 포맷에서의 각 섹터마다 2바이트의 IED(ID Error Detection Code) 데이터가 부여된다. 또한, EDC 처리 회로(250)를 통해, 상기 각 섹터마다 4바이트의 EDC(Error Detection Code) 데이터가 부여된다. 또한, 스크램블 처리 회로(260)를 통해, 호스트 컴퓨터로부터 전송되어 온 데이터에 대하여 소정의 스크램블 처리가 실시된다.
이렇게 해서, IED 데이터 및 EDC 데이터가 부여되며 또한 스크램블 처리가 실시된 데이터에 대하여, ECC 처리 회로(270)를 통해 오류 정정 부호가 부여된다. 또한, 오류 정정 부호가 부여된 데이터에는, 8-16 변조 회로(280)를 통해, 소정의 인터리브 처리, 8-16 변조 처리, NRZI 변조 처리가 실시된다. 그리고, 8-16 변조 회로(280)에 의해 소정의 처리가 실시된 데이터는, 아날로그 신호 처리 회로(310)에 전송된다.
여기서, 상기 ECC 처리 회로(270)에서의 처리에 대하여 더 설명한다.
도 7에, DVD에서의 오류 정정 부호를 갖는 부호어인 1블록의 데이터를 도시한다. 도 7에는, 오류 정정 부호에 의한 정정 대상으로 되는 데이터인 피정정 부호가, 8비트의 데이터로 이루어지는 심볼 「Bi, j(i=0∼191, j=0∼171)」로써 행렬 표기되어 있다.
그리고, 피정정 부호 중 172열로 이루어지는 각 열 「B0, 0∼B191, 0, B0, 1 ∼B191, 1, …, B0, 171∼B191, 171」의 심볼군에 대하여, 각각 16바이트로 이루어지는 외패리티(PO : outer code parity) 「B192, 0∼B207, 0, B192, 1∼B207, 1, …, B192, 171∼B207, 171」이 부여되어 있다. 또한, 피정정 부호 중 192행으로 이루어지는 각 행 「B0, 0∼B0, 171, B1, 0∼B1, 171, …, B191, 0∼B191, 171」의 심볼군에 대하여, 각각 10바이트로 이루어지는 내패리티(PI : inter code parity) 「B0, 172∼B0, 181, B1, 172∼B 1, 181, …, B191, 172∼B191, 181」이 부여되어 있다. 또한 상기 외패리티의 각 행 「B192, 0∼B 192, 171, …, B207, 0∼B207, 171」에 대해서도, 상기 내패리티 「B192, 172∼B192, 181, …, B207, 172∼B207, 181」이 부여되어 있다.
이와 같이, DVD에서는, 외패리티 및 내패리티의 2계통의 오류 정정 부호가 부여되어 있다. 그리고, 이러한 2계통의 오류 정정 부호는, 앞의 도 6에 도시한 ECC 처리 회로(270)에 의해 산출된다. 즉, ECC 처리 회로(270)는, 연산부(271)와 래치부(272)를 구비하고 있으며, 연산부(271)에서는, 상기 심볼군 등을 구성하는 각 심볼과 래치부(272)에서 래치된 데이터에 기초하여 오류 정정 부호를 산출하기 위한 연산을 행한다.
예를 들면 제0열째의 외패리티 「B192, 0∼B207, 0」을 산출할 때에는, ECC 처리 회로(270)에서, 이 제0열째의 심볼군을 구성하는 각 심볼 「B0,0∼B191, 0」을 순서대로 취득하여, 연산을 행한다. 이 연산 결과는, 외패리티와 동일한 16바이트의 데이터량을 갖고, 이 연산 결과에 관한 데이터가 래치부(272)에 래치된다. 그리고, 피정정 부호를 구성하는 최후의 행의 심볼 「B191, 0」을 취득하여 연산을 행한 연산 결과가 외패리티로 된다.
또한, 예를 들면 제0행째의 내패리티 「B0, 172∼B0, 181」을 산출할 때에는, ECC 처리 회로(270)에서는, 이 제0행째의 심볼군을 구성하는 각 심볼 「B0, 0∼B0, 171」을 순서대로 취득하여, 연산을 행한다. 이 연산 결과는, 내패리티와 동일한 10바이트의 데이터량을 갖고, 이 연산 결과에 관한 데이터가 래치부(272)에 래치된다. 그리고, 피정정 부호를 구성하는 최후의 열의 심볼 「B0, 171」을 취득하여 연산을 행한 연산 결과가 외패리티로 된다.
또한, 이 도 6에 도시한 디지털 신호 처리 회로(200)에서의 처리는, 도 8에 모식적으로 도시한 바와 같이 시분할로 행해진다. 여기서, 도 8의 (a), 도 8의 (b)는, 상기 호스트 인터페이스(210)로부터 상기 버퍼 메모리(300)에 전송되는 데이터가 어떤 블록에 대응하는지를 나타낸다. 또한, 도 8의 (c)∼도 8의 (h)는, IED가 부여되는 데이터, EDC가 부여되는 데이터, 스크램블 처리되는 데이터, 외패리티가 부여되는 데이터, 내패리티가 부여되는 데이터, 상기 8-16 변조 회로에 의해 처리되는 데이터가 각각 어떤 블록의 데이터인지를 각각 나타내고 있다.
또한, 종래의 오류 정정 방법으로서는 이 외에, 예를 들면 하기 특허 문헌1의 단락 [0042]∼[0043]에 기재된 것이 있다.
[특허 문헌1]
일본 특개평10-63433호 공보
그런데, 상기 디지털 신호 처리 회로(200)에서는, 도 8에 도시한 바와 같이, 시분할로 버퍼 메모리(300)에의 액세스를 행하기 위해, 오류 정정 부호를 산출하는 처리를 행하고 있을 때에는, ECC 처리 회로(270)에 의해 버퍼 메모리(300)에의 액세스가 점유되게 된다. 그리고, 다른 처리 회로로부터 버퍼 메모리(300)에의 액세스는 대기 상태로 된다.
특히, ECC 처리 회로(270)에서는, 이들 외패리티와 내패리티와의 2계통의 오류 정정 부호를 산출하는 처리를 행하기 때문에, 그 처리 시간이 디지털 신호 처리 회로(200)에서의 일련의 처리에 차지하는 비율은 큰 것으로 되어 있다. 따라서, 예를 들면 광 디스크(330)에 배속으로 데이터를 기록하는 등, 디지털 신호 처리 회로(200)의 처리의 고속화가 요구될 때에, 그 요구를 만족하는 것이 곤란하였다.
본 발명은 이러한 실정을 감안하여 이루어진 것으로, 그 목적은, 오류 정정 부호의 산출에 걸리는 처리 속도를 보다 고속화할 수 있는 오류 정정 부호 발생 방 법을 제공하는 것에 있다.
본 발명은, 정정 대상으로 되는 소정의 데이터량의 데이터인 피정정 부호를 소정의 비트수로 이루어지는 심볼로써 행렬 표기하고, 이 각 행 및 각 열의 한쪽을 제1 심볼군으로 하고, 다른쪽을 제2 심볼군으로 하였을 때, 각 제1 심볼군에 각각 제1 오류 정정 부호를 부여함과 함께 제2 심볼군에 각각 제2 오류 정정 부호를 부여하기 위해, 외부로부터 각 심볼을 취득하여 상기 제1 및 제2 오류 정정 부호를 발생하는 오류 정정 부호 발생 방법으로서, 상기 제1 심볼군을 구성하는 각 심볼을 순차적으로 취득하여 상기 제1 오류 정정 부호를 산출하기 위한 연산을 연속적으로 행하는 제1 단계와, 상기 제1 오류 정정 부호를 산출하기 위해 취득되는 각 심볼을 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 연산을 단속적으로 행하는 제2 단계와, 상기 제2 단계에서의 제2 오류 정정 부호를 산출하기 위한 중간 데이터를 일시적으로 보유하는 제3 단계를 갖고, 상기 제2 단계는, 상기 제1 단계에서 취득되는 각 심볼과 함께 상기 제3 단계에서 일시적으로 보유한 상기 중간 데이터에 기초하여 상기 연산을 행하는 것이며, 상기 제3 단계는, 상기 제2 단계에서 연산을 행할 때마다 일시적으로 보유하는 상기 중간 데이터를 갱신함으로써, 오류 정정 부호의 산출에 걸리는 처리 속도를 보다 고속화하는 것이 가능하게 된다.
<실시예>
이하, 본 발명에 따른 오류 정정 부호 발생 방법을 DVD의 오류 정정 부호 발생 방법에 적용한 일 실시예에 대하여, 도면을 참조하면서 설명한다.
도 1에, 본 실시예에 따른 DVD의 데이터 기록 장치 중, 디지털 신호 처리 회로(100) 및 버퍼 메모리(300)의 구성을 도시한다. 이들 디지털 신호 처리 회로(100)나 버퍼 메모리(300)는, 앞의 도 6에 도시한 디지털 신호 처리 회로(200)나 버퍼 메모리(300)와 대응하고 있으며, 또한, 이들 주위에는, 앞의 도 6에 도시한 마이크로 컴퓨터(340)나 아날로그 신호 처리 회로(310), 픽업(320) 등이 구비되어 있다.
도 1에 도시한 디지털 신호 처리 회로(100)에서도, 호스트 인터페이스(110)나, 메모리 인터페이스(120), 어드레스 발생 회로(130), IED 처리 회로(140), EDC 처리 회로(150), 스크램블 처리 회로(160), ECC 처리 회로(170), 8-16 변조 회로(180)를 구비하고 있다. 이들 중, 호스트 인터페이스(110)나, 메모리 인터페이스(120), IED 처리 회로(140), EDC 처리 회로(150), 스크램블 처리 회로(160)에 대해서는, 앞의 도 6에 도시한 대응하는 처리 회로와 동일하다.
여기서, 본 실시예에 따른 ECC 처리 회로(170)에 대하여 더 설명한다.
이 ECC 처리 회로(170)는, 앞의 도 7에 도시한 각 열의 심볼군을 구성하는 각 심볼을 취득하여 외패리티를 산출하는 연산을 연속적으로 행하는 PO 연산 회로(171)와, 이 PO 연산 회로(171)에 취득되는 각 심볼을 취득하여 내패리티를 산출하기 위한 연산을 단속적으로 행하는 PI 연산 회로(172)를 구비하고 있다. 여기서 PO 연산 회로(171)는, 연산부(171a) 및 래치부(171b)를 구비하고 있으며, 연산부(171a)에서는, 래치부(171b)에 의해 래치되는 16바이트의 데이터와 외부로부터 취득되는 상기 각 심볼에 기초하여 외패리티의 산출에 관한 연산을 행한다. 또한, PI 연산 회로(172)는, 연산부(172a) 및 래치부(172b)를 구비하고 있으며, 연산부(172a)에서는, 래치부(172b)에 의해 래치되는 10바이트의 데이터와 상기 각 심볼에 기초하여 내패리티의 산출에 관한 연산을 행한다.
또한, ECC 처리 회로(170)는, PI 연산 회로(172)에 취득되는 데이터를, PO 연산 회로(171)에 취득되는 심볼로 할지, 이 PO 연산 회로(171)로부터 출력되는 외패리티를 구성하는 각 심볼로 할지를 선택하는 셀렉터(173)를 구비하고 있다. 또한, ECC 처리 회로(170)는, PO 연산 회로(171)에서 산출되는 외패리티나 PI 연산 회로(172)에서 산출되는 내패리티를 소정의 타이밍에서 선택적으로 메모리 인터페이스(120)에 출력하는 셀렉터(174)를 구비하고 있다. 또한, ECC 처리 회로(170)는, PO 연산 회로(171)의 래치부(171b)에 의해 래치되는 데이터가 갱신된 횟수를 카운트하는 카운터(175)를 구비하고 있으며, 이 카운트값에 의해 셀렉터(173, 174)가 제어되는 구성으로 되어 있다.
또한, PI 연산 회로(172)의 연산 결과(래치부(172b)에 래치되는 10바이트의 데이터)는, 예를 들면 SRAM(Static Random Access Memory)으로 이루어지는 일시 보유 메모리(190)에 일시적으로 보유된다. 이 일시 보유 메모리(190)는, 각 내패리티 「B0, 172∼B0, 181, B1, 172∼B1, 181, …, B207, 172∼B207, 181」마다, 10바이트의 기억 영역을 갖는 것으로 되어 있다.
이하, 본 실시예에 따른 내패리티 및 외패리티의 산출에 관한 처리에 대하여, 도 2∼도 4를 참조하면서 설명한다.
도 2에, 본 실시예에 따른 내패리티 및 외패리티의 산출에 관한 처리 수순을 도시한다. 또한, 도 3 및 도 4는 내패리티 및 외패리티의 산출 양태를 도시하는 타임차트이다. 또한, 도 3의 (a1), 도 3의 (a2), 도 4의 (a1), 도 4의 (a2)는, 상기 버퍼 메모리(300)에 대한 액세스에 관한 데이터를 도시하고 있다. 또한, 도 3의 (b1), 도 3의 (b2), 도 4의 (b1)은, 상기 PO 연산 회로(171)의 연산 결과(래치부(171b)에 래치되는 16바이트의 데이터)를, 또한, 도 3의 (c1), 도 3의 (c2), 도 4의 (c1)은, 상기 PI 연산 회로(172)의 연산 결과(래치부(172b)에 래치되는 10바이트의 데이터)를 각각 도시하고 있다. 또한, 도 3의 (d1), 도 3의 (d2), 도 4의 (d1), 도 4의 (d2)는, 상기 내패리티의 각 행에 할당된 일시 보유 메모리(190)의 각 기억 영역에 기억되는 데이터를 나타내고 있다.
도 2에 도시한 일련의 처리에서는, 우선 단계 S10에서, 상기 버퍼 메모리(300)에 기억되어 있는 해당하는 블록을 구성하는 심볼 중, 외패리티의 부여되는 심볼군을 구성하는 각 심볼을 순차적으로 판독한다. 즉, 도 3의 (a1)에 도시한 제0열째의 심볼군 「B0, 0∼B191, 0」을 구성하는 각 심볼을 순차적으로 판독한 후, 도 3의 (a2)에 도시한 제1열째의 심볼군 「B0, 1∼B191, 1」을 구성하는 각 심볼을 순차적으로 판독하는 바와 같이 앞의 도 7에 도시한 행렬의 각 열에 따른 심볼을 순차적으로 판독한다. 또한, 버퍼 메모리(300)에의 액세스는, 앞의 도 1에 도시한 어드레스 발생 회로(130)에 의해 발생되는 어드레스에 기초하여 행해진다.
그리고, 도 2의 단계 S20에서, 상기 PO 연산 회로(171)에서는, 각 심볼이 취 득될 때마다, 래치부(171b)에 래치되는 데이터와 이 새롭게 취득된 심볼로부터 외패리티의 산출에 관한 연산을 행한다. 그리고, 연산 결과로서의 데이터는, 상기 래치부(171b)에 새롭게 래치되게 된다. 또한, 도 3의 (b1) 및 도 3의 (b2)는, 각 심볼을 취득하여 새롭게 행해지는 연산 결과에 대한 16바이트의 데이터(래치부(171b)에 새롭게 래치되는 데이터)를 나타내고 있다. 예를 들면, 제0열 제0행의 심볼(B0, 0)에 기초한 연산 결과를 「0열(0)」로, 또한, 제0열 제1행의 심볼(B1, 0)에 기초한 연산 결과를 「0열(1)」로 각각 표기하고 있다.
여기서, 각 열에서 제0행째의 심볼 「B0, 0, B0, 1, …」을 취득할 때는, 상기 래치부(171b)는 초기화되어 있고, 이 초기화된 래치부(171b)로부터 출력되는 초기 데이터와 제0행째의 심볼에 기초하여 연산이 행해진다. 계속되는 각 열의 제1행째부터 제191행째까지의 각 심볼을 취득하여 연산을 행할 때에는, 상기 래치부(171b)에 래치되어 있는 16바이트의 데이터인 중간 데이터가, 다시 말하면 전회의 연산 결과가 이용된다. 즉, 예를 들면 제0열 제1행째의 심볼 「B1, 0」을 취득하였을 때에는 중간 데이터 「0열(0)」이, 또한 예를 들면, 제1열 제1행째의 심볼「B1, 1」을 취득하였을 때에는 중간 데이터 「1열(0)」이 각각 이용된다.
한편, 이러한 외패리티의 부여되는 각 열의 심볼군을 구성하는 심볼이 상기 PO 연산 회로(171)에 취득되면, 도 2의 단계 S30에서, 이들 각 심볼을, 도 3의 (c1), 도 3의 (c2)에 도시한 바와 같이 상기 PI 연산 회로(172)에도 취득된다. 단, 이렇게 해서 PI 연산 회로(172)에 취득되는 각 심볼은, 내패리티를 연산하기 위 한 심볼을 취득하는 순서로는 되어 있지 않다. 이 때문에, PI 연산 회로(172)에서 연산된 연산 결과(래치부(172b)에서 래치되는 10바이트의 데이터)는, 일시 보유 메모리(190)의 대응하는 기억 영역에 순차적으로 기억된다.
즉, 도 3에 도시한 바와 같이, 예를 들면 상기 외패리티의 부여되는 제0열째의 각 심볼 「B0, 0∼B191, 0」을 취득하여 연산할 때마다, 그 중간 데이터 「0행(0)」, 「1행(0)」, …, 「191행(0)」을 일시 보유 메모리(190)의 대응하는 기억 영역에 각각 일단 기억한다. 또한 예를 들면, 상기 외패리티의 부여되는 제1열째의 각 심볼 「B0, 1∼B191, 1」을 취득하여 연산할 때마다, 그 중간 데이터 「0행(1)」, 「1행(1)」, …, 「191행(1)」을 일시 보유 메모리(190)의 대응하는 기억 영역에 각각 일단 기억한다.
여기서, 도 3의 (c1)에 도시한 바와 같이, 외패리티의 부여되는 제0열째의 각 심볼을 이용하여 상기 PI 연산 회로(172)에 의한 연산을 행할 때에는, 래치부(172b)를 각각 초기화해 놓고, 이 초기화된 래치부(172b)로부터 출력되는 초기 데이터와 제0열째의 심볼에 기초하여 연산이 행해진다. 그리고, 상기 외패리티의 부여되는 제1열째부터 제171열째까지의 각 심볼을 연산부(171a)에 취득하는 타이밍에 동기하여, 취득되는 심볼에 대응하는 행의 내패리티를 산출하기 위한 연산 결과(중간 데이터)로서 일시 보유 메모리(190)에 기억되어 있는 전회의 연산 결과를 래치부(172b)에 취득한다. 예를 들면 제1열 제0행째의 심볼 「B0, 1」을 취득할 때에는 중간 데이터 「0행(0)」을, 또한, 예를 들면 제1열 제1행째의 심볼 「B1, 1」을 취득 할 때에는 중간 데이터 「1행(0)」을, 일시 보유 메모리(190)로부터 취득한다. 또한, 각 내패리티를 산출하기 위한 연산의 중간 데이터를 일시 보유 메모리(190)에 기억할 때에는, 이 내패리티에 대응하는 전회의 중간 데이터에 덧씌우기하도록 한다. 즉, 일시 보유 메모리(190)에 보유되어 있는 대응하는 중간 데이터를 갱신한다.
한편, 도 2의 단계 S40에서는, 각 열에서 제0행째부터 제191행째까지의 심볼에 기초한 연산이 행해졌는지의 여부를 판단한다. 이것은, 상기 래치부(171b)에서 래치되는 데이터의 갱신 횟수를 상기 카운터(175)에 의해 카운트함으로써 판단한다.
여기서, 각 열에서 제0행째부터 제191행째까지의 심볼에 기초한 연산이 행해진 시점에서는, 래치부(171b)에는, 각 열의 외패리티가 래치되게 된다. 예를 들면 제0열 제191행째의 심볼 「B191, 0」을 이용한 연산 결과 「0열(191)」은 제0열째의 외패리티 「B192, 0∼B207, 0」으로 되며, 또한, 예를 들면 제1열 제191행째의 심볼 「B191, 1」을 이용한 연산 결과 「1열(191)」은 제1열째의 외패리티 「B192, 1∼B207, 1」로 된다. 그리고, 상기 단계 S40에서 각 열에서 제0행째부터 제191행째까지의 심볼에 기초한 연산이 행해진 것으로 판단되면, 단계 S50으로 이행한다. 단계 S50에서는, 상기 셀렉터(174)가 전환 제어되어, 외패리티 「B192, 0∼B207, 0, B192, 1∼B207, 1, …」 중의 대응하는 열의 외패리티를 상기 버퍼 메모리(300)에 순차적으로 전송한다.
또한, 도 2의 단계 S60에 도시한 바와 같이, 상기 셀렉터(173)를 전환 제어함으로써, 외패리티를 구성하는 각 심볼을 버퍼 메모리(300)에 전송할 때, 이 심볼을 PI 연산 회로(172)에 전송한다. 이에 의해, PI 연산 회로(172)에서는, 제0행째부터 제191행째에 대한 내패리티 외에, 외패리티를 구성하는 제192행째부터 제207행째에 대한 내패리티를 산출하기 위한 연산을 행할 수 있다.
한편, 도 2의 단계 S70에서는, 제171열째의 외패리티 「B192, 171∼B207, 171」이 버퍼 메모리(300)에 전송되었는지의 여부를 상기 카운터(175)에 의한 카운트값에 기초하여 판단한다. 즉, 도 4의 (a1)∼도 4의 (d1)에 도시한 바와 같이, 제171열째의 외패리티의 산출 및 전송까지의 처리가 종료되었는지의 여부를 판단한다. 또한, 제171열째의 피정정 부호 및 외패리티를 구성하는 각 심볼을 이용하여 상기 PI 연산 회로(172)에서 행해지는 연산 결과 「0행(171)」, 「1행(171)」, …, 「207행(171)」은, 각 행의 내패리티로 되어 있다. 그리고, 단계 S70에서, 상기 제171열째의 외패리티가 전송된 것으로 판단되면 단계 S80으로 이행한다. 이 단계 S80에서는, 상기 셀렉터(174)를 전환 제어하여, 도 4의 (a2), 도 4의 (d2)에 도시한 바와 같이, 일시 보유 메모리(190)에 보유되어 있는 내패리티를 제0행째의 내패리티로부터 순서대로 전송한다.
이와 같이, 본 실시예에서는 외패리티와 내패리티를 산출하는 처리를 동시에 행함으로써, 도 5에 도시한 바와 같이, 오류 정정 부호의 산출에 걸리는 처리 시간을 저감할 수 있게 된다. 또한, 도 5의 (a), 도 5의 (b)는, 상기 호스트 인터페이 스로부터 상기 버퍼 메모리(300)에 전송되는 데이터가 어떤 블록에 대응하는지를 나타낸다. 또한, 도 5의 (c)∼도 5의 (h)는, IED가 부여되는 데이터, EDC가 부여되는 데이터, 스크램블 처리되는 데이터, 외패리티가 부여되는 데이터, 내패리티가 부여되는 데이터, 상기 8-16 변조 회로에 의해 처리되는 데이터가 각각 어떤 블록의 데이터인지를 각각 나타내고 있다. 또한, 도 5에 도시한 바와 같이, 외패리티의 처리 및 내패리티의 처리를 위해 버퍼 메모리(300)가 점유되는 시간이 단축되기 때문에, 고배속으로의 추종이나 데이터의 기록 제어 시에 버퍼 메모리(300)에 대한 다른 액세스 요구에 신속하게 대응할 수 있게 된다.
또한, 본 실시예에서는, PO 연산 회로(171)나 PI 연산 회로(172)에서 일회의 연산을 행하는 주기를, 버퍼 메모리(300)와의 사이에서 데이터의 수수를 행하는 주기 이하로 설정하고 있다. 즉 본 실시예에서는, 디지털 신호 처리 회로(100)에서의 동작 클럭의 1클럭에서 PO 연산 회로(171)나 PI 연산 회로(172)에서의 1회의 연산을 행한다.
이에 대하여, 상기 버퍼 메모리(300)가 예를 들면 SDRAM인 경우, 이것에의 액세스 주기는, 예를 들면 행 어드레스 지정에 1블록, 열 어드레스 지정에 1클럭, 프리차지 동작에 1클럭의 합계 3클럭 필요하게 된다. 단, 상기 외패리티의 산출을 위해 판독되는 심볼을 버퍼 메모리의 기억 영역의 행 방향을 따라 기억함으로써, 행 어드레스를 일정하게 한 상태 그대로 열 어드레스를 지정해 가는 페이지 모드를 이용한 액세스를 행하는 경우에는, 열 어드레스를 지정하는 것만으로 기억 영역을 지정하기 때문에, 버퍼 메모리(300)에의 액세스 주기는 1클럭으로 된다.
이상 설명한 본 실시예에 따르면, 이하의 효과가 얻어지게 된다.
(1) 앞의 도 7에 도시한 각 열의 심볼을 순차적으로 취득하여 외패리티를 산출하는 연산을 행함과 동시에, 이 심볼을 취득하여 내패리티를 산출하는 연산을 행하도록 하였다. 이에 의해, 이들 오류 정정 부호의 산출에 걸리는 처리 속도를 보다 고속화할 수 있게 된다.
(2) 외패리티를 버퍼 메모리(300)에 전송할 때, 이 전송되는 외패리티를 구성하는 각 심볼을 PI 연산 회로(172)에서 취득하여 내패리티를 산출하기 위한 연산을 행하도록 하였다. 이에 의해, 버퍼 메모리(300)에 전송된 외패리티를 판독하여 새롭게 내패리티를 산출하는 경우와 비교하여, 버퍼 메모리(300)에의 액세스 횟수를 저감할 수 있다.
(3) 제171열째의 외패리티(최후의 외패리티)를 산출할 때에, 대응하는 열의 피정정 부호 및 이 제171열째의 외패리티의 각 심볼을 이용한 PI 연산 회로(172)의 연산 결과를 일시 보유 메모리(190)에 일단 보유하도록 하였다. 이에 의해, 제171열째의 외패리티의 산출에 관한 처리나, 외패리티의 전송에 관한 처리를 원활하게 행할 수 있다.
(4) 외패리티 모두를 버퍼 메모리(300)에 전송한 후에 내패리티를 버퍼 메모리(300)에 전송하기 때문에, 이러한 내패리티의 전송에 관한 처리와 ECC 처리 회로(170) 내에서의 다른 처리와의 간섭을 적절하게 회피할 수 있게 된다.
(5) 일시 보유 메모리(190)를, 각 행에 대응한 내패리티마다, 각각 내패리티의 데이터량과 동일한 기억 영역을 갖는 구성으로 하였다. 그리고, 일시 보유 메 모리(190)에 새로운 연산 결과를 기억할 때에는, 대응하는 기억 영역에 덧씌우기하도록 하였다. 이에 의해, 내패리티와 외패리티를 동시에 산출할 때에 요구되는 필요 최소한의 기억 영역으로 할 수 있다.
또한, 상기 실시예는, 이하와 같이 변경하여 실시해도 된다.
·내패리티를 산출하는 연산을 행할 때에, 일시 보유 메모리(190)에 보유되는 연산 결과를 판독하여 연산을 행하였을 때의 새로운 연산 결과를, 반드시 판독된 연산 결과가 기억된 기억 영역에 보유하지 않아도 된다. 예를 들면 일시 보유 메모리의 기억 영역을 확대하여, 각 연산 결과를 다른 기억 영역에 기억하도록 해도, 적어도 앞의 실시예의 상기 (1)의 효과를 얻을 수 있다.
·내패리티를 버퍼 메모리(300)에 전송하는 타이밍을 모든 외패리티를 버퍼 메모리(300)에 전송한 후로 하지 않아도, 적어도 앞의 실시예의 상기 (1)의 효과를 얻을 수 있다.
·버퍼 메모리(300)에 외패리티를 일단 비축한 후, 이것을 판독함으로써 제192행째부터 제207행째까지의 내패리티를 연산하도록 해도, 적어도 앞의 실시예의 상기 (1)의 효과를 얻을 수 있다.
·제1 심볼군을 구성하는 심볼을 순차적으로 취득하여 제1 오류 정정 부호를 산출하기 위한 연산을 연속적으로 행하는 제1 단계와, 제1 오류 정정 부호를 산출하기 위해 취득되는 심볼을 이용하여 제2 오류 정정 부호를 산출하기 위한 연산을 단속적으로 행하는 제2 단계는, 도 2에 도시한 것에 한정되지 않는다. 즉, 예를 들면 제1 단계에서 내패리티를 산출하는 것으로 하고, 제2 단계에서 외패리티를 산 출하는 것으로 해도 된다. 이 경우, 제2 단계에서의 제2 오류 정정 부호를 산출하기 위한 중간 데이터를 일시적으로 보유하는 제3 단계에서는, 외패리티에 대한 중간 데이터를 일시적으로 보유한다.
·상기 제1∼제3 단계에 관한 처리는, 앞의 도 1에 도시한 바와 같은 전용의 회로에 의해 행하는 것에 한정되지 않고, 예를 들면 적절한 하드웨어 수단 상에서 가동하는 소프트웨어에 의해 행해도 된다. 또한, 앞의 도 2에 도시한 처리를 소프트웨어 처리로 하는 경우, 예를 들면 단계 S20과 단계 S30과의 순서는 임의이다.
·오류 정정 부호를 갖는 부호어의 포맷으로서는, 앞의 도 6에 예시한 DVD의 데이터 포맷에 한정되지 않는다. 요는, 정정 대상으로 되는 소정의 데이터량의 데이터인 피정정 부호를 소정의 비트 수로 이루어지는 심볼로써 행렬 표기하고, 그 각 행 및 각 열의 한쪽을 각 제1 심볼군, 다른쪽을 각 제2 심볼군으로서 각각에 제1 오류 정정 부호, 제2 오류 정정 부호가 부여되는 것이면 된다.
본 발명에 따르면, 오류 정정 부호의 산출에 걸리는 처리 속도를 보다 고속화할 수 있게 된다.

Claims (10)

  1. 정정 대상으로 되는 소정의 데이터량의 데이터인 피정정 부호를 소정의 비트 수로 이루어지는 심볼로써 행렬 표기하고, 그 각 행 및 각 열의 한쪽을 제1 심볼군으로 하며, 다른쪽을 제2 심볼군으로 하였을 때, 각 제1 심볼군에 각각 제1 오류 정정 부호를 부여함과 함께 제2 심볼군에 각각 제2 오류 정정 부호를 부여하기 위해, 외부로부터 각 심볼을 취득하여 상기 제1 및 제2 오류 정정 부호를 발생하는 오류 정정 부호 발생 방법으로서,
    상기 제1 심볼군을 구성하는 각 심볼을 순차적으로 취득하여 상기 제1 오류 정정 부호를 산출하기 위한 연산을 연속적으로 행하는 제1 단계와,
    상기 제1 오류 정정 부호를 산출하기 위해 취득되는 각 심볼을 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 연산을 단속적으로 행하는 제2 단계와,
    상기 제2 단계에서의 제2 오류 정정 부호를 산출하기 위한 중간 데이터를 일시적으로 보유하는 제3 단계를 갖고,
    상기 제2 단계는, 상기 제1 단계에서 취득되는 각 심볼과 함께 상기 제3 단계에서 일시적으로 보유한 상기 중간 데이터에 기초하여 상기 연산을 행하는 것이고, 상기 제3 단계는, 상기 제2 단계에서 연산을 행할 때마다 일시적으로 보유하는 상기 중간 데이터를 갱신하는 것을 특징으로 하는 오류 정정 부호 발생 방법.
  2. 제1항에 있어서,
    상기 제2 단계는, 최초의 제1 심볼군에 대해서는 상기 제1 오류 정정 부호를 산출하기 위해 취득되는 각 심볼과 함께 초기 데이터를 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 소정의 연산을 실행하고, 2번째 이후의 제1 심볼군에 대해서는 상기 제1 오류 정정 부호를 산출하기 위해 취득되는 각 심볼과 함께 상기 제3 단계에서 일시적으로 보유된 상기 중간 데이터를 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 소정의 연산을 실행하는 것을 특징으로 하는 오류 정정 부호 발생 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 각 제1 오류 정정 부호는, 소정의 심볼 수로 이루어지는 것임과 함께, 상기 제2 오류 정정 부호는, 이들 각 제1 오류 정정 부호로부터 각각 1개씩 심볼을 모은 것에 대해서도 부여되는 것이며,
    상기 제1 단계에서 상기 각 제1 오류 정정 부호가 산출될 때마다, 산출되는 제1 오류 정정 부호를 외부로 전송하는 제4 단계와,
    상기 제4 단계 시에 전송되는 제1 오류 정정 부호의 각 심볼을 이용하여 상기 제2 오류 정정 부호를 산출하기 위한 연산을 행하는 제5 단계와,
    상기 제5 단계에서의 제2 오류 정정 부호를 산출하기 위한 중간 데이터를 일시적으로 보유하는 제6 단계를 더 갖고,
    상기 제5 단계는, 상기 제6 단계에서 일시적으로 보유된 상기 중간 데이터를 이용하여 연산을 행하는 것을 특징으로 하는 오류 정정 부호 발생 방법.
  4. 제3항에 있어서,
    상기 제1 단계에 의해 상기 제1 오류 정정 부호 중의 최후의 오류 정정 부호를 산출할 때에, 대응하는 제1 심볼군을 구성하는 각 심볼을 이용한 상기 제2 단계의 연산 결과 및 산출되는 최후의 오류 정정 부호의 각 심볼을 이용한 상기 제5 단계의 연산 결과를 제2 오류 정정 부호로서 일시적으로 보유하는 제7 단계를 더 갖는 것을 특징으로 하는 오류 정정 부호 발생 방법.
  5. 제4항에 있어서,
    상기 제4 단계에 의해 모든 상기 제1 오류 정정 부호의 전송이 종료된 후, 상기 제7 단계에 의해 일시 보유 메모리에 보유되는 제2 오류 정정 부호를 외부에 전송하는 제8 단계를 더 갖는 것을 특징으로 하는 오류 정정 부호 발생 방법.
  6. 정정 대상으로 되는 소정의 데이터량의 데이터인 피정정 부호를 소정의 비트 수로 이루어지는 심볼로써 행렬 표기하고, 그 각 행 및 각 열의 한쪽을 제1 심볼군으로 하며, 다른쪽을 제2 심볼군으로 하였을 때, 각 제1 심볼군에 각각 제1 오류 정정 부호를 부여함과 함께 각 제2 심볼군에 각각 제2 오류 정정 부호를 부여하기 위해, 외부로부터 각 심볼을 취득하여 상기 제1 및 제2 오류 정정 부호를 발생하는 오류 정정 부호 발생 회로로서,
    상기 제1 심볼군을 구성하는 각 심볼을 순차적으로 취득하여 상기 제1 오류 정정 부호를 산출하기 위한 연산을 연속적으로 행하는 제1 연산 회로와,
    상기 제1 연산 회로에 취득되는 각 심볼을 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 연산을 단속적으로 행하는 제2 연산 회로와,
    상기 제2 연산 회로의 제2 오류 정정 부호를 산출하기 위한 연산의 중간 데이터를 일시적으로 보유하는 일시 보유 메모리를 구비하고,
    상기 제2 연산 회로는, 상기 제1 연산 회로에 취득되는 각 심볼과 함께 상기 일시 보유 메모리로부터 상기 중간 데이터를 취득하여 소정의 연산을 실행한 후, 상기 일시 보유 메모리에 보유하는 중간 데이터를 갱신하는 것을 특징으로 하는 오류 정정 부호 발생 회로.
  7. 제6항에 있어서,
    상기 제2 연산 회로는, 최초의 제1 심볼군에 대해서는 상기 제1 연산 회로에 취득되는 각 심볼과 함께 초기 데이터를 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 소정의 연산을 실행하고, 2번째 이후의 제1 심볼군에 대해서는 상기 제1 연산 회로에 취득되는 각 심볼과 함께 상기 일시 보유 메모리에 보유된 상기 중간 데이터를 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 소정의 연산을 실행하는 것을 특징으로 하는 오류 정정 부호 발생 회로.
  8. 제6항 또는 제7항에 있어서,
    상기 각 제1 오류 정정 부호는, 소정의 심볼 수로 이루어지는 것임과 함께, 상기 제2 오류 정정 부호는, 이들 각 제1 오류 정정 부호로부터 각각 1개씩 심볼을 모은 것에 대해서도 부여되는 것이며,
    상기 제1 연산 회로에 의해 상기 제1 오류 정정 부호가 산출될 때마다, 그 산출되는 제1 오류 정정 부호를 외부에 전송함과 함께,
    상기 제2 연산 회로에서는, 상기 제1 오류 정정 부호가 외부에 전송될 때에, 상기 제1 오류 정정 부호를 구성하는 각 심볼을 취득하여 상기 제2 오류 정정 부호를 산출하기 위한 연산을 행하는 것을 특징으로 하는 오류 정정 부호 발생 회로.
  9. 제8항에 있어서,
    상기 제1 연산 회로에 의해 상기 제1 오류 정정 부호 중의 최후의 오류 정정 부호를 산출할 때에, 대응하는 제1 심볼군 및 상기 최후의 오류 정정 부호의 각 심볼을 이용한 상기 제2 연산 회로에 의한 연산 결과를 일단 상기 일시 보유 메모리에 보유하는 것을 특징으로 하는 오류 정정 부호 발생 회로.
  10. 제9항에 있어서,
    상기 제1 오류 정정 부호 모두를 외부에 전송한 후, 상기 일시 보유 메모리에 보유되어 있는 상기 제2 오류 정정 부호를 외부에 전송하는 것을 특징으로 하는 오류 정정 부호 발생 회로.
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