CN1591658A - 纠错码产生电路及其方法 - Google Patents

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Abstract

本发明提供一种可使基于纠错码的计算的处理速度进一步高速化的纠错码产生方法。PO运算电路(171)通过依次取入由8位构成的符号行列表示DVD块数据时的各列符号来进行计算外奇偶校验用的运算。另外，在PI运算电路(172)中，通过依次取入PO运算电路(171)所取入的上述符号，来进行各行的内奇偶校验用的运算。将该PI运算电路(172)的运算结果暂时保持在暂存器(190)中。

Description

纠错码产生电路及其方法
技术领域
本发明涉及产生两个系统的纠错码的纠错码产生方法。
背景技术
图6中表示DVD(Digital Versatile Disc)的数据记录装置的整体结构。如该图6所示，在该数据记录装置中，将从主机转送来的数据暂时存储到例如由SDRAM(Synchronous Dynamic Random Access Memory)构成的缓冲存储器300中。并且，由数字信号处理电路200对该缓冲存储器300所存储的数据实施所定的数字处理。另外，由模拟信号处理电路310对从数字信号处理电路200输出的数据实施所定的模拟处理。而且，根据模拟信号处理电路310的输出，在光拾器320中将激光照射到光盘(DVD)330上。此外，这些数字信号处理电路200、模拟信号处理电路310、光拾器320由微型计算机340统一控制。
这里，进一步说明在上述数字信号处理电路200内进行的处理。
即，将从主机转送来的数据经主机接口210转送到管理其与上述缓冲存储器300之间的访问的存储器接口220。而且，在存储器接口220中，根据由地址产生电路230产生的缓冲存储器300的地址数据，访问对应的存储区域，并将从主机接口210转送来的数据存储到该存储区域中。
另外，通过在存储器接口220中，根据由地址产生电路230产生的地址数据，访问缓冲存储器300的对应存储区域，从而中转数字信号处理电路200内的各处理电路和缓冲存储器300之间的数据交换。并且，由此对存储在缓冲存储器300中的数据实施各种数字处理。
即，通过IED处理电路240，对存储在缓冲存储器300中的数据的DVD数据格式的每个扇区，添加2字节的IED(ID Error Detection Code)数据。另外，通过EDC处理电路250，对上述每个扇区添加4字节的EDC(ErrorDetection Code)数据。此外，通过加扰(scramble)处理电路260，对从主机转送来的数据实施所定的加扰处理。
这样，通过ECC处理电路270，对添加了LED数据和EDC数据且实施了加扰处理的数据添加纠错码。进一步，通过8-16调制电路280对添加了纠错码的数据实施所定的交织处理、8-16调制处理和NRZI调制处理。并且，将由8-16调制电路280实施了所定处理的数据转送到模拟信号处理电路310中。
这里，进一步说明上述ECC处理电路270中的处理。
图7中表示DVD中作为具有纠错码的代码字的1块数据。在该图7中，用由8位数据构成的符号“Bi，j(i＝0～191、j＝0～171)”来行列表示由纠错码进行的成为纠错对象的数据的被纠错码。
并且，对于被纠错码中由172列构成的各列“B0，0～B191，0、B0，1～B191，1、…、B0，171～B191，171”的符号群分别添加由16字节构成的外奇偶校验(PO：outer code parity)“B192，0～B207，0、B192，1～B207，1、…、B192，171～B207，171”。另外，对于被纠错码中由192行构成的各行“B0，0～B0，171、B1，0～B1，171、…、B191，0～B191，171”的符号群，分别添加由10字节构成的内奇偶校验(PI：inner code parity)“B0，172～B0，181、B1，172～B1，181、…、B191，172～B191，181”。进一步，也对上述外奇偶校验的各行“B192，0～B192，171、…、B207，0～B207，171”添加上述内奇偶校验“B192，172～B192，181、…、B207，172～B207，181”。
这样，在DVD中，添加有外奇偶校验和内奇偶校验两个系统的纠错码。并且，这样两个系统的纠错码由前图6所示的ECC处理电路270计算。即，ECC处理电路270包括运算部271和锁存部272，在运算部271中，根据构成上述符号群等的各符号和锁存部272所锁存的数据进行计算纠错码用的运算。
例如，在计算第0列的外奇偶校验“B192，0～B207，0”时，在ECC处理电路270中，依次取入构成该第0列的符号群的各符号“B0，0～B191，0”，进行运算。该运算结果，与外奇偶校验相同，具有16位的数据量，由锁存部272锁存与该运算结果相关的数据。并且，通过取入构成被纠错码的最后一行的符号“B191，0”而进行运算的运算结果为外奇偶校验。
另外，例如，在计算第0行的内奇偶校验“B0，172～B0，181”时，在ECC处理电路270中，依次取入构成该第0行的符号群的各符号“B0，0～B0，171”，进行运算。该运算结果，与内奇偶校验相同，具有10位的数据量，将与该运算结果相关的数据锁存在锁存部272内。并且，通过取入构成被纠错码的最后一列的符号“B0，171”而进行运算的运算结果为外奇偶校验。
顺便说一下，如图8示意所示，以时分方式进行该图6所示的数字信号处理电路200的处理。这里，图8(a)、图8(b)表示从上述主机接口210向上述缓冲存储器300转送的数据对应于哪个块。另外，图8(c)～图8(h)分别表示添加了IED的数据、添加了EDC的数据、加扰处理后的数据、添加了外奇偶校验的数据、添加了内奇偶校验的数据、由上述8-16调制电路处理的数据分别是哪个块的数据。
而且，作为现有的纠错方法，除此之外，还有例如下述专利文献1的段落[0042]～[0043]中记载的内容。
【专利文献1】
特开平10-63443号公报
但是，在上述数字信号处理电路200中，如图8所示，由于以时分方式进行向缓冲存储器300的访问，所以当进行计算纠错码的处理时，由ECC处理电路270占有了向缓冲存储器300的访问。并且，从其他处理电路向缓冲存储器300的访问处于待机状态。
尤其，在ECC处理电路270中，由于要进行计算这些外奇偶校验和内奇偶校验两个系统的纠错码的处理等，所以其处理时间在数字信号处理电路200的一系列处理中所占的比例很大。因此，例如，当以高倍速将数据记录到光盘330内等、要求数字信号处理电路200的高速处理时，很难满足该要求。
发明内容
本发明鉴于上述问题而作出，其目的在于，提供一种可以使纠错码的计算处理速度更高速化的纠错码产生方法。
本发明能使纠错码的计算处理速度进一步高速化。是一种纠错码产生方法，其中当用由所定位数构成的符号来行列表示作为成为纠错对象的所定数据量的数据的被纠错码，将该各行和各列的一方作为第一符号群，将另一方作为第二符号群时，应分别将第一纠错码添加到各第一符号群，同时，分别将第二纠错码添加到各第二符号群，通过从外部取得各符号而产生所述第一和第二纠错码，其特征在于，具有：第一步骤，通过依次取入构成所述第一符号群的各符号而连续进行计算所述第一纠错码用的运算；第二步骤，通过取入为了计算所述第一纠错码而取得的各符号，断续进行计算所述第二纠错码用的运算；第三步骤，暂时保持计算所述第二步骤的第二纠错码用的中间数据；所述第二步骤根据由所述第一步骤取得的各符号和在所述第三步骤中暂时保持的所述中间数据进行所述运算；所述第三步骤每当在所述第二步骤中进行运算时更新暂时保持的所述中间数据。
根据本发明，可以使纠错码的计算处理速度进一步高速化。
附图说明
图1是表示针对本发明的纠错码产生方法适用于DVD的纠错码产生方法的一实施方式，实施其的装置的框图。
图2是表示该实施方式的纠错码的计算处理顺序的流程图。
图3是表示该实施方式的外奇偶校验和内奇偶校验的计算处理形态的时间图。
图4是表示该实施方式的外奇偶校验和内奇偶校验的计算处理形态的时间图。
图5是表示该实施方式的各种数字处理的时分形态的时间图。
图6是表示现有的DVD数据记录装置的构成的框图。
图7是表示DVD中具有纠错码的代码字的图。
图8是表示现有的各种数字处理的时分形态的时间图。
图中：100-数字信号处理电路，110-主机接口，120-存储器接口，130-地址产生电路，140-IED处理电路，150-EDC处理电路，160-加扰处理电路，170-ECC处理电路，171-PO运算电路，171a-运算部，171b-锁存部，172-PI运算电路，172a-运算部，172b-锁存部，173、174-选择器，175-计数器，180-8-16调制电路，190-暂存器。
具体实施方式
下面，参照附图，对将本发明的纠错码产生方法适用于DVD的纠错码产生方法的一实施方式进行说明。
图1表示本实施方式的DVD数据记录装置中的数字信号处理电路100和缓冲存储器300的构成。这些数字信号处理电路100或缓冲存储器300，与先前图6所示的数字信号处理电路100或缓冲存储器300相对应，另外，在其周围包括先前图6所示的微型计算机340或模拟信号处理电路310、光拾器320等。
图1所示的数字信处理电路100中也包括主机接口110、存储器接口120、地址产生电路130、IED处理电路140、EDC处理电路150、加扰处理电路160、ECC处理电路170、8-16调制电路180。对于这些中的主机接口110、存储器接口120、IED处理电路140、EDC处理电路150、加扰处理电路160与先前图6所示的对应处理电路相同。
这里，进一步说明本实施方式的ECC处理电路170。
该ECC处理电路170包括：取入构成先前图7所示的各列符号群的各符号而连续进行计算外奇偶校验的运算的PO运算电路171、取入该PO运算电路171所取得的各符号而断续进行计算内奇偶校验用的运算的PI运算电路172。这里，PO运算电路171包括运算部171a和锁存部171b，在运算部171a中，根据由锁存部171b锁存的16字节的数据和从外部取入的上述各符号，进行基于外奇偶校验的计算的运算。另外，PI运算电路172包括运算部172a和锁存部172b，在运算部172a中，根据由锁存部172b锁存的10字节数据和上述各符号，进行基于内奇偶校验的计算的运算。
进一步，ECC处理电路170包括选择部173，以选择取入PI运算电路172的数据为取入PO运算电路171的各符号，还是构成从该PO运算电路171输出的外奇偶校验的各符号。另外，ECC处理电路170包括在所定的定时中有选择地将由PO运算电路171计算的外奇偶校验和由PI运算电路172计算的内奇偶校验输出到存储器接口120的选择器174。进一步，ECC处理电路170包括计数由PO运算电路171的锁存部171b锁存的数据的更新次数的计数器175，构成为根据该计算值来控制选择器173、174。
另外，将PI运算电路172的运算结果(锁存部172b锁存的10字节数据)暂时保存到例如由SRAM(Static Random Access Memory)构成的暂存器190中。该暂存器190相对于每个内奇偶校验“B0，172～B0，181、B1， 172～B1，181、…、B207，172～B207，181”都具有10字节的存储区域。
下面，参照图2～图4说明本实施方式的基于内奇偶校验和外奇偶校验的计算的处理。
图2表示本实施方式的基于内奇偶校验和外奇偶校验的计算的处理顺序。另外，图3和图4是表示内奇偶校验和外奇偶校验的计算形态的时间图。顺便说一下，图3(a1)、图3(a2)、图4(a1)、图4(a2)表示与对上述缓冲存储器300的访问相关的数据。图3(b1)、图3(b2)、图4(b1)分别表示上述PO运算电路171的运算结果(锁存部171b所锁存的16字节数据)，另外，图3(c1)、图3(c2)、图4(c1)表示上述PI运算电路172的运算结果(锁存到锁存部172b的10字节数据)。进一步，图3(d1)、图3(d2)、图4(d1)、图4(d2)表示分配给上述内奇偶校验的各行的暂存器190的各存储区域所存储的数据。
在该图2所示的一系列处理中，首先，在步骤S10中，依次读出构成存储于上述缓冲存储器300的相应块的符号中、构成添加外奇偶校验的符号群的各符号。即，依次读出沿先前图7所示的行列的各列的符号，使得在依次读出图3(a1)所示的构成第0列符号群“B0，0～B191，0”的各符号后，依次读出图3(a2)所示的构成第一列的符号群“B0，1～B191，1”的各符号。顺便说一下，根据由先前的图1所示的地址产生电路130产生的地址进行向缓冲存储器300的访问。
并且，在图2的步骤S20中，在上述PO运算电路171中，每取入一个符号，就从锁存器171b所锁存的数据和该新取入的符号进行基于外奇偶校验计算的运算。并且，将作为运算结果的数据重新锁存到上述锁存部171b。顺便说一下，图3(b1)和图3(b2)表示取入各符号重新进行的运算结果的16字节数据(新锁存到锁存部171b中的数据)。例如，分别将基于第0列第0行的符号(B0，0)的运算结果表示为“0列(0)”，将基于第0列第1行的符号(B1，0)的运算结果表示为“0列(1)”。
这里，当取入各列中的第0行符号“B0，0、B0，1、…”时，初始化上述锁存部171b，根据从该初始化后的锁存部171b输出的初始数据和第0行符号进行运算。在取入后续各列的第1行到第191行的各符号来进行运算时，使用锁存到上述锁存部171b中的作为16字节数据的中间数据，换而言之上次的运算结果。即，例如在取得第0列第1行的符号“B1，0”时，使用中间数据“0列(0)”；例如在取得第1列第1行的符号“B1，1”时，使用中间数据“1列(0)”。
另一方面，若上述PO运算电路171中取入构成这样的添加了外奇偶校验的各列符号群的符号，则在图2的步骤S30中，如图3(c1)、图3(c2)所示，也将这些各符号取入到上述PI运算电路172中。但是，这样取到PI运算电路172中的各符号与取入运算内奇偶校验用的符号的顺序不同。因此，将由PI运算电路172运算的运算结果(锁存部172b所锁存的10字节数据)依次存储到暂存器190的对应存储区域中。
即，如图3所示，例如，每当取入添加了上述外奇偶校验的第0列的各符号[B0，0～B191，0]来进行运算，就分别将其中间数据[0行(0)]、[1行(0)]、…[191行(0)]暂时存储到暂存器190的对应存储区域中。另外，例如，每当取入添加了上述外奇偶校验的第1列的各符号[B0，1～B191，1]来进行运算，就分别将其中间数据[0行(1)]、[1行(1)]、…[191行(1)]暂时存储到暂存器190的对应存储区域中。
这里，如图3(c1)，当使用添加了外奇偶校验的第0列的各符号来进行由上述PI运算电路172进行的运算时，分别初始化锁存部172b，并根据从该初始化后的锁存部172b输出的初始数据和第0列符号进行运算。并且，同步于将添加了上述外奇偶校验的第一列到第171列的各符号取入到运算部171a的定时，将作为计算对应于取得符号行的内奇偶校验用的运算结果(中间数据)、存储在暂存器190中的上次运算结果取入到锁存器172b中。例如，在取入第1列第0行的符号[B0，1]时，从暂存器190中取得中间数据[0行(0)]，当取得第1列第1行的符号[B1，1]时，从暂存器190中取得中间数据[1行(0)]。而且，当将计算各内奇偶校验用的运算的中间数据存储到暂存器190中时，覆盖对应于相同内奇偶校验的上次中间数据。即，更新保持在暂存器190中的对应中间数据。
另一方面，在图2的步骤S40中，判断各列中是否进行了基于第0行到第191行的符号的运算。其通过由上述计数器175计数上述锁存部171b所锁存的数据的更新次数来进行判断。
这里，在各列中进行基于第0行到第191行的符号的运算的时刻，各列的外奇偶校验锁存在锁存部171b内。例如，使用了第0列第191行的符号[B191，0]的运算结果[0列(191)]为第0列的外奇偶校验[B192，0～B207，0]，另外，例如使用了第1列第191行的符号[B191，1]的运算结果[1列(191)]为第1列的外奇偶校验[B192，1～B207，1]。并且，在上述步骤S40中，若判断为在各列中进行了基于第0行到第191行的符号运算的内容，则移至步骤S50。在步骤S50中，切换控制上述选择器174，而将外奇偶校验[B192，0～B207，0、B192，1～B207，1、…]中的对应列的外奇偶校验依次转送到上述缓冲存储器300中。
进一步，如图2的步骤S60所示，在通过切换控制上述选择器173，而将构成外奇偶校验的各符号转送到缓冲存储器300中时，将同一符号转送到PI运算电路172中。由此，在PI运算电路172中，除了可进行第0行到第191行的内奇偶校验以外，还可进行计算构成外奇偶校验的第192行到第207行的内奇偶校验用的运算。
另一方面，在图2的步骤S70中，根据由上述计数器175得到的计数值来判断是否已将第171列的外奇偶校验[B192，171～B207，171]转送到缓冲存储器300中。即，如图4(a1)～图4(d1)所示，判断到第171列的外奇偶校验的计算和转送为止的处理是否结束。顺便提一下，使用第171列的被纠错码和构成外奇偶校验的各符号而由上述PI运算电路172进行运算结果[0行(171)]、[1行(171)]、…[207行(171)]为各行的内奇偶校验。并且，在步骤S70中，若判断为转送了上述第171列的外奇偶校验，则移至步骤S80。在该步骤S80中，切换控制上述选择器174，如图4(a2)、图4(d2)所示，从第0行的内奇偶校验开始顺序转送保持在暂存器190中的内奇偶校验。
这样，在本实施方式中，通过同时进行计算外奇偶校验和内奇偶校验的处理，如图5所示，从而可降低纠错码的计算所消耗的处理时间。顺便提一下，图5(a)、图5(b)表示从上述主机接口向上述缓冲存储器300转送的数据对应于哪个块。另外，图5(c)～图5(h)分别表示添加了IED的数据、添加了EDC的数据、加扰处理后的数据、添加了外奇偶校验的数据、添加了内奇偶校验的数据、由上述8-16调制电路处理后的数据分别是哪个块的数据。另外，如该图5所示，由于为了进行外奇偶校验处理和内奇偶校验处理而使缓冲存储器300所占用的时间缩短，所以在进行高倍率跟踪或数据的记录控制时，也可以迅速对应于针对缓冲存储器300的其他访问请求。
另外，在本实施方式中，将用PO运算电路171和PI运算电路172进行一次运算的周期设置为其与缓冲存储器300之间进行数据交换的周期以下。即，在本实施方式中，在数字信号处理电路100的动作时钟的1个时钟内进行PO运算电路171和PI运算电路172的一次运算。
与此相对，在上述缓冲存储器300例如为SDRAM时，访问其的周期需要例如行地址指定为1个时钟、列地址指定为1个时钟、预充电动作为1个时钟的总共3个时钟。但是，通过将为计算上述外奇偶校验而读出的符号沿缓冲存储器的存储区域的行方向进行存储，从而在将行地址设为一定的列地址地直接进行利用指定了列地址的页面模式访问的情况下，由于仅指定列地址即可指定存储区域，所以访问缓冲300的周期为1个时钟。
根据上述说明的本实施方式，可以得到下面的效果。
(1)在依次取入先前的图7所示的各列符号来进行计算外奇偶校验的运算的同时，取入同一符号来进行计算内奇偶校验的运算。由此，可以使该纠错编码的计算所需要的处理速度更高速。
(2)当将外奇偶校验转送到缓冲存储器300中时，由PI运算电路172取得构成所转送的外奇偶校验的各符号，并进行计算内奇偶校验用的运算。由此，与读出转送到缓冲存储器300中的外奇偶校验而重新计算内奇偶校验的情况相比，可以降低访问缓冲存储器300的次数。
(3)在计算第171列的外奇偶校验(最后的外奇偶校验)时，将使用了对应列的被纠错码和该第171列的外奇偶校验的各符号的PI运算电路172的运算结果暂时保持在暂存器190中。由此，可以顺利地进行基于第171列的外奇偶校验的计算的处理和基于该外奇偶校验的转送的处理。
(4)由于将所有外奇偶校验转送到缓冲存储器300后，将内奇偶校验转送到缓冲存储器300中，所以可适当地回避这种基于内奇偶校验的转送的处理和ECC处理电路170内的其他处理之间的干涉。
(5)将暂存器190构成为针对与每行相对应的内奇偶校验，具有等于各个内奇偶校验的数据量的存储区域。并且，在将新运算结果存储到暂存器190中时，覆盖对应的存储区域。由此，可以做成同时计算内奇偶校验和外奇偶校验时所需要的必要的最小限度的存储区域。
另外，上述实施方式可如下所述地变更并实施。
每当进行计算内奇偶校验的运算时，也可以不一定将读出保持在暂存器190中的运算结果而进行运算时的新的运算结果保持到存储了所读出的运算结果的存储区域中。例如，也可扩大暂存器的存储区域，即使将各运算结果存储到另一存储区域中，至少可得到先前实施方式的上述(1)的效果。
即使不将内奇偶校验转送到缓冲存储器300的定时设为将所有外奇偶校验转送到缓冲存储器300之后，至少也可得到上述实施方式的上述(1)的效果。
当在缓冲存储器300中暂时存储了外奇偶校验后，即使通过将其读出而运算第192行到第207行的内奇偶校验，至少也可以得到上述实施方式的上述(1)的效果。
依次取得构成第一符号群的符号、而连续进行计算第一纠错码用的运算的第一步骤和使用为计算第一纠错码所取得的符号而断续进行计算第二纠错码用的运算的第二步骤不限于图2所示。即，例如也可在第一步骤中计算内奇偶校验，在第二步骤中计算外奇偶校验。这时，在暂时保持第二步骤中的计算第二纠错码用的中间数据的第三步骤中，暂时保持外奇偶校验相关的中间数据。
基于上述第1～第3步骤的处理并不限于由上述图1所示的专用电路进行，例如也可在适当的硬件机构上利用可变的软件来进行。另外，在将上述图2所示的处理作为软件处理的情况下，例如，步骤S20和步骤S30的顺序可以任意。
作为具有纠错码的代码字的格式，并不限于上述图6所示例的DVD数据格式。主要也可用由所定位数构成的符号来行列表示作为成为纠错对象的所定数据量的数据的被纠错码，将其各行和各列的一方作为各第一符号群，将另一方作为各第二符号群，而分别添加第一纠错码、第二纠错码。

Claims (10)

1.一种纠错码产生方法，其中当用由所定位数构成的符号来行列表示作为成为纠错对象的所定数据量的数据的被纠错码，将该各行和各列的一方作为第一符号群，将另一方作为第二符号群时，应分别将第一纠错码添加到各第一符号群，同时，分别将第二纠错码添加到各第二符号群，通过从外部取得各符号而产生所述第一和第二纠错码，其特征在于，包括：
第一步骤，通过依次取入构成所述第一符号群的各符号而连续进行计算所述第一纠错码用的运算；
第二步骤，通过取入为了计算所述第一纠错码而取得的各符号，断续进行计算所述第二纠错码用的运算；
第三步骤，暂时保持计算所述第二步骤的第二纠错码用的中间数据，
所述第二步骤根据由所述第一步骤取得的各符号和在所述第三步骤中暂时保持的所述中间数据进行所述运算，
所述第三步骤每当在所述第二步骤中进行运算时更新暂时保持的所述中间数据。
2.根据权利要求1所述的纠错码产生方法，其特征在于，上述第二步骤，针对最初的第一符号，取入为了计算所述第一纠错码所取得的各符号和初始数据，来执行计算所述第二纠错码用的所定运算；针对第2次以后的第一符号群，取入为了计算所述第一纠错码所取得的各符号和在所述第三步骤中暂时保持的所述中间数据，来执行计算所述第二纠错码用的所定运算。
3.根据权利要求1或2所述的纠错码产生方法，其特征在于，
所述各第一纠错码由所定的符号数构成，同时，对分别从各第一纠错码一个接一个收集符号的代码添加第二纠错码，
还具有：
第四步骤，在所述第一步骤中，每当计算了所述各第一纠错码，就将所计算的第一纠错码转送到外部；
第五步骤，使用所述第四步骤时所转送的第一纠错码的各符号，进行计算所述第二纠错码用的运算；和
第六步骤，暂时保持所述第五步骤的计算第二纠错码用的中间数据，
所述第五步骤使用所述第六步骤中暂时保持的所述中间数据进行运算。
4.根据权利要求3所述的纠错编码产生方法，其特征在于，还具有第七步骤，在由所述第一步骤计算所述第一纠错码中的最后纠错码时，将使用了构成对应第一符号群的各符号的所述第二步骤的运算结果和使用了所计算的最后纠错码的各符号的所述第五步骤的运算结果作为第二纠错码进行暂时保持。
5.根据权利要求4所述的纠错编码产生方法，其特征在于，还具有第八步骤，在所述第四步骤终止了所有所述第一纠错码的转送后，将由所述第七步骤保持在暂存器中的第二纠错码转送到外部。
6.一种纠错码产生电路，其中在用由所定位数构成的符号来行列表示作为成为纠错对象的所定数据量的数据的被纠错码，将该各行和各列的一方作为第一符号群，将另一方作为第二符号群时，应分别将第一纠错码添加到各第一符号群，同时，分别将第二纠错码添加到各第二符号群，通过从外部取入各符号而产生所述第一和第二纠错码，其特征在于，包括：
第一运算电路，其依次取入构成所述第一符号群的各符号，连续进行计算所述第一纠错码用的运算；
第二运算电路，其将取入所述第一运算单元中的各符号取入，并断续地进行计算所述第二纠错码用的运算；和
暂存器，暂时保持计算所述第二运算电路的第二纠错码用的运算的中间数据，
所述第二运算电路，在取入取到所述第一运算电路的各符号和来自所述暂时保持存储器的所述中间数据而执行所定的运算后，更新保持在所述暂存器中的中间数据。
7.根据权利要求6所述的纠错码产生电路，其特征在于，上述第二运算电路，针对最初的第一符号，取入为了计算所述第一纠错码所取得的各符号和初始数据，来执行计算所述第二纠错码用的所定运算；针对第2次以后的第一符号群，取入上述第一运算电路所取入的各符号和在暂存器中保持的所述中间数据，来执行计算所述第二纠错码用的所定运算。
8.根据权利要求6或7所述的纠错码产生电路，其特征在于，所述各第一纠错码由所定的符号数构成，同时，对分别从各第一纠错码一个接一个收集符号的代码添加第二纠错码，
每当由所述第一运算电路计算了所述各第一纠错码时，将所计算的第一纠错码转送到外部；
在所述第二运算电路中，在将所述第一纠错码转送到外部时，取入构成该第一纠错码的各符号来进行计算所述第二纠错码用的运算。
9.根据权利要求8所述的纠错码产生电路，其特征在于，在由所述第一运算电路计算所述第一纠错码中的最后纠错码时，将由使用了对应的第一符号群和所述最后纠错码的各符号的所述第二运算电路得到的运算结果暂时保持在所述暂存器中。
10.根据权利要求9所述的纠错编码产生电路，其特征在于，在将所有所述第一纠错码转送到外部后，将保持在所述暂存器中的第二纠错码转送到外部。
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