JP2001084155A - 符号誤り訂正回路及び符号誤り訂正方法 - Google Patents
符号誤り訂正回路及び符号誤り訂正方法Info
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Abstract
(57)【要約】 （修正有）
【課題】効率の良いインターリーブ処理が可能な符号誤
り訂正回路。 【解決手段】元データをｉ行ｊ列のマトリックス状に仮
想的に配列し、各行ｉに位置する各ビットデータを各列
ｊの順に沿って選択することで、元データをインターリ
ーブする。ここで、ビット長２ｎの記憶領域を与える記
憶手段と、ｉ行の位置を指す第１のデータとｊ列の位置
を指す第２のデータを生成するデータ生成手段と、第
１，第２のデータに基づいてｊ列の位置に存在するビッ
トデータの記憶されている記憶領域を指すアドレスデー
タと、記憶されているビットデータのうちｉ行の位置に
存在するビットデータを指すビット選択データとを生成
するデコード手段と、アドレスデータに対応する記憶領
域から読み出したビット長２ｎのビットデータ列を保持
し、そのビットデータ列の中から、ビットデータを選択
して出力するビット選択手段とを備える。
り訂正回路。 【解決手段】元データをｉ行ｊ列のマトリックス状に仮
想的に配列し、各行ｉに位置する各ビットデータを各列
ｊの順に沿って選択することで、元データをインターリ
ーブする。ここで、ビット長２ｎの記憶領域を与える記
憶手段と、ｉ行の位置を指す第１のデータとｊ列の位置
を指す第２のデータを生成するデータ生成手段と、第
１，第２のデータに基づいてｊ列の位置に存在するビッ
トデータの記憶されている記憶領域を指すアドレスデー
タと、記憶されているビットデータのうちｉ行の位置に
存在するビットデータを指すビット選択データとを生成
するデコード手段と、アドレスデータに対応する記憶領
域から読み出したビット長２ｎのビットデータ列を保持
し、そのビットデータ列の中から、ビットデータを選択
して出力するビット選択手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータに
インターリーブを施す符号誤り訂正回路及び符号誤り訂
正方法に関するものである。
インターリーブを施す符号誤り訂正回路及び符号誤り訂
正方法に関するものである。
【０００２】
【従来の技術】周知のように、デジタルデータの符号誤
り訂正技術として、インターリーブ（interleave）が行
われている。情報通信の分野では、送信側では送信すべ
き元データのビット配列を所定の約束のもとに入れ替え
て（インターリーブして）送信し、受信側では受信した
データを所定の約束のもとにディインターリーブ（de-i
nterleave）することで元データを取得する。インター
リーブを行って情報通信を行うと、雑音などの影響を受
けてデータに符号誤り（エラー）が生じた場合でも、デ
ィインターリーブの際に符号誤りの箇所が分散されるの
で、符号誤りの箇所を容易に訂正することができ、通信
品質の向上を図ることができる。
り訂正技術として、インターリーブ（interleave）が行
われている。情報通信の分野では、送信側では送信すべ
き元データのビット配列を所定の約束のもとに入れ替え
て（インターリーブして）送信し、受信側では受信した
データを所定の約束のもとにディインターリーブ（de-i
nterleave）することで元データを取得する。インター
リーブを行って情報通信を行うと、雑音などの影響を受
けてデータに符号誤り（エラー）が生じた場合でも、デ
ィインターリーブの際に符号誤りの箇所が分散されるの
で、符号誤りの箇所を容易に訂正することができ、通信
品質の向上を図ることができる。
【０００３】また、インターリーブは、情報通信の分野
に限らず、デジタル情報処理の分野で広く用いられてお
り、一例として、ＤＶＤ（Digital Video Disc又はDigi
talVersatile Disc）等の情報記録媒体へのデータ記録
の際にも行われている。
に限らず、デジタル情報処理の分野で広く用いられてお
り、一例として、ＤＶＤ（Digital Video Disc又はDigi
talVersatile Disc）等の情報記録媒体へのデータ記録
の際にも行われている。
【０００４】従来、インターリーブを行うために、１ビ
ット幅でメモリアクセスできる半導体メモリを備えてお
き、この半導体メモリに設けられている複数ビットに元
データの各ビットデータを書き込んだ後、所定の順序に
従ってメモリアクセスして１ビットずつ読み出すことに
より、ビット配列の並び替えられたデータを生成してい
た。また、上記半導体メモリに元データを１ビットずつ
書き込むための書き込み制御と、１ビットずつ読み出す
ための読み出し制御とを、マイクロプロセッサ（ＣＰ
Ｕ）が行っていた。
ット幅でメモリアクセスできる半導体メモリを備えてお
き、この半導体メモリに設けられている複数ビットに元
データの各ビットデータを書き込んだ後、所定の順序に
従ってメモリアクセスして１ビットずつ読み出すことに
より、ビット配列の並び替えられたデータを生成してい
た。また、上記半導体メモリに元データを１ビットずつ
書き込むための書き込み制御と、１ビットずつ読み出す
ための読み出し制御とを、マイクロプロセッサ（ＣＰ
Ｕ）が行っていた。
【０００５】
【発明が解決しようとする課題】ところが、上記の１ビ
ット幅でメモリアクセスできる半導体メモリを用いて元
データのビット配列を並び替えることにすると、半導体
メモリへのデータ書き込みと読み出しのためのメモリア
クセス回数が多くなる。このため、インターリーブに要
する処理時間が長くなり、また、マイクロプロセッサに
多大な負担が掛かるという問題があった。
ット幅でメモリアクセスできる半導体メモリを用いて元
データのビット配列を並び替えることにすると、半導体
メモリへのデータ書き込みと読み出しのためのメモリア
クセス回数が多くなる。このため、インターリーブに要
する処理時間が長くなり、また、マイクロプロセッサに
多大な負担が掛かるという問題があった。
【０００６】また、マイクロプロセッサを備えて動作す
る通信装置や情報処理装置等の電子機器では、処理すべ
きデータを、８ビット、１６ビット、３２ビットなどの
２のべき乗（２の相乗積）のデータとして扱うのが一般
的であり、そのためマイクロプロセッサのワーキングメ
モリも２のべき乗のデータを各アドレスに対応して記憶
する半導体メモリが一般に使用されている。したがっ
て、インターリーブの際にもこうしたワーキングメモリ
を用いれば、電子機器に備えられている資源を有効利用
することができ、また、マイクロプロセッサによるイン
ターリーブのための処理にも都合がよい。
る通信装置や情報処理装置等の電子機器では、処理すべ
きデータを、８ビット、１６ビット、３２ビットなどの
２のべき乗（２の相乗積）のデータとして扱うのが一般
的であり、そのためマイクロプロセッサのワーキングメ
モリも２のべき乗のデータを各アドレスに対応して記憶
する半導体メモリが一般に使用されている。したがっ
て、インターリーブの際にもこうしたワーキングメモリ
を用いれば、電子機器に備えられている資源を有効利用
することができ、また、マイクロプロセッサによるイン
ターリーブのための処理にも都合がよい。
【０００７】しかしながら、上記のワーキングメモリを
用いてマイクロプロセッサによるインターリーブの処理
を行おうとした場合、ワーキングメモリの各記憶領域
に、元データを１ビットずつ記憶させ、所定の順序に従
って各記憶領域から１ビットずつ読み出すことになる。
このため、各記憶領域は２のべき乗のデータを記憶でき
るにもかかわらず、１ビットしか記憶しないことにな
り、ワーキングメモリを有効利用することができないと
いう問題が生じる。
用いてマイクロプロセッサによるインターリーブの処理
を行おうとした場合、ワーキングメモリの各記憶領域
に、元データを１ビットずつ記憶させ、所定の順序に従
って各記憶領域から１ビットずつ読み出すことになる。
このため、各記憶領域は２のべき乗のデータを記憶でき
るにもかかわらず、１ビットしか記憶しないことにな
り、ワーキングメモリを有効利用することができないと
いう問題が生じる。
【０００８】更に、上記ワーキングメモリを用いた場合
にも、各記憶領域を１ビット単位でメモリアクセスして
ビットデータを記憶させた後、所定の順序に従って再び
各記憶領域を１ビット単位でメモリアクセスしてビット
データを読み出すという処理を繰り返すことになる。こ
のため、従来の１ビット幅でメモリアクセスできる半導
体メモリを用いた場合と同様に、メモリアクセスの回数
が多くなるので、マイクロプロセッサに掛かる負担が重
くなり、また、インターリーブに要する処理時間を短く
することができないという問題を生じる。
にも、各記憶領域を１ビット単位でメモリアクセスして
ビットデータを記憶させた後、所定の順序に従って再び
各記憶領域を１ビット単位でメモリアクセスしてビット
データを読み出すという処理を繰り返すことになる。こ
のため、従来の１ビット幅でメモリアクセスできる半導
体メモリを用いた場合と同様に、メモリアクセスの回数
が多くなるので、マイクロプロセッサに掛かる負担が重
くなり、また、インターリーブに要する処理時間を短く
することができないという問題を生じる。
【０００９】本発明は、こうした課題に着目してなされ
たものであり、２のべき乗のデータを各アドレスに対応
付けて記憶することが可能な複数の記憶領域を有する記
憶手段を利用して、高速のインターリーブを行う符号誤
り訂正回路及び符号誤り訂正方法を提供することを目的
とする。また、マイクロプロセッサの制御下でインター
リーブを行うのに好適な符号誤り訂正回路及び符号誤り
訂正方法を提供することを目的とする。
たものであり、２のべき乗のデータを各アドレスに対応
付けて記憶することが可能な複数の記憶領域を有する記
憶手段を利用して、高速のインターリーブを行う符号誤
り訂正回路及び符号誤り訂正方法を提供することを目的
とする。また、マイクロプロセッサの制御下でインター
リーブを行うのに好適な符号誤り訂正回路及び符号誤り
訂正方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の符号誤り訂正回
路及び符号誤り訂正方法は、ｐビット長のビットデータ
列を有する元データをｉ行ｊ列のマトリックス状に仮想
的に配列するものとして、上記各行ｉに位置する各ビッ
トデータを上記各列ｊの順に沿って選択することで、上
記元データをインターリーブするものであって、２のべ
き乗のビット長２ｎを有する記憶領域を複数備える記憶
手段を備えておき、上記記憶手段の各記憶領域に、上記
元データを記憶させ、上記仮想的なマトリックスにおけ
る上記ｉ行の位置を指す第１のデータを生成し、上記上
記仮想的なマトリックスにおける上記ｊ列の位置を指す
第２のデータを生成し、上記第１，第２のデータに基づ
いて、上記ｊ列の位置に存在するビットデータの記憶さ
れている上記記憶手段の記憶領域を指すアドレスデータ
を生成し、上記第１，第２のデータに基づいて、上記ア
ドレスデータの指す上記記憶領域に記憶されているビッ
トデータのうち、上記ｉ行の位置に存在するビットデー
タを指すビット選択データを生成し、上記アドレスデー
タに対応する上記記憶手段の記憶領域から読み出したビ
ット長２ｎのビットデータ列を保持し、保持したビット
長２ｎのビットデータ列の中から、上記ビット選択デー
タの指すビットデータを、インターリーブされたデータ
として選択することを特徴とする。
路及び符号誤り訂正方法は、ｐビット長のビットデータ
列を有する元データをｉ行ｊ列のマトリックス状に仮想
的に配列するものとして、上記各行ｉに位置する各ビッ
トデータを上記各列ｊの順に沿って選択することで、上
記元データをインターリーブするものであって、２のべ
き乗のビット長２ｎを有する記憶領域を複数備える記憶
手段を備えておき、上記記憶手段の各記憶領域に、上記
元データを記憶させ、上記仮想的なマトリックスにおけ
る上記ｉ行の位置を指す第１のデータを生成し、上記上
記仮想的なマトリックスにおける上記ｊ列の位置を指す
第２のデータを生成し、上記第１，第２のデータに基づ
いて、上記ｊ列の位置に存在するビットデータの記憶さ
れている上記記憶手段の記憶領域を指すアドレスデータ
を生成し、上記第１，第２のデータに基づいて、上記ア
ドレスデータの指す上記記憶領域に記憶されているビッ
トデータのうち、上記ｉ行の位置に存在するビットデー
タを指すビット選択データを生成し、上記アドレスデー
タに対応する上記記憶手段の記憶領域から読み出したビ
ット長２ｎのビットデータ列を保持し、保持したビット
長２ｎのビットデータ列の中から、上記ビット選択デー
タの指すビットデータを、インターリーブされたデータ
として選択することを特徴とする。
【００１１】この本発明によれば、２のべき乗２ｎの記
憶手段を用いて元データをインターリーブすることがで
きる。このため、マイクロコンピュータシステムに適し
た符号誤り訂正回路及び符号誤り訂正方法を提供するこ
とができる。また、２のべき乗２ｎの記憶手段を用いる
ことで、マイクロプロセッサを用いた場合に、記憶手段
をメモリアクセスする回数を低減することができる。こ
れにより、マイクロプロセッサの負担が低減されると共
に、インターリーブに要する処理時間を短縮することが
できる。
憶手段を用いて元データをインターリーブすることがで
きる。このため、マイクロコンピュータシステムに適し
た符号誤り訂正回路及び符号誤り訂正方法を提供するこ
とができる。また、２のべき乗２ｎの記憶手段を用いる
ことで、マイクロプロセッサを用いた場合に、記憶手段
をメモリアクセスする回数を低減することができる。こ
れにより、マイクロプロセッサの負担が低減されると共
に、インターリーブに要する処理時間を短縮することが
できる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。尚、図１は、本実施形態に係る符
号誤り訂正回路の構成を示すブロック図である。
を参照して説明する。尚、図１は、本実施形態に係る符
号誤り訂正回路の構成を示すブロック図である。
【００１３】図１において、この符号誤り訂正回路ＥＣ
Ｔは、マイクロプロセッサＣＰＵを有する中央演算制御
部１と記憶部２とを備えるマイクロコンピュータシステ
ムＭＣＳに付随して設けられ、中央演算制御部１に設け
られている上記マイクロプロセッサＣＰＵと協働して、
記憶部２中に記憶されている元データをインターリーブ
する。
Ｔは、マイクロプロセッサＣＰＵを有する中央演算制御
部１と記憶部２とを備えるマイクロコンピュータシステ
ムＭＣＳに付随して設けられ、中央演算制御部１に設け
られている上記マイクロプロセッサＣＰＵと協働して、
記憶部２中に記憶されている元データをインターリーブ
する。
【００１４】また、記憶部２は、各アドレスｒ＝０〜R-
1に対応する複数の記憶領域Ｄ０〜ＤＲ−１を有し、各
記録領域Ｄ０〜ＤＲ−１は、２のべき乗２ｎ（ｎは任意
の正整数、以下同じ）で表されるビット長のデータを記
憶できるようになっている。例えば、記憶部２は、マイ
クロプロセッサＣＰＵがデータ処理を行うのに適した、
８ビット／ワード構成、１６ビット／ワード構成、３２
ビット／ワード構成などで複数ワードの記憶容量を有し
ている。
1に対応する複数の記憶領域Ｄ０〜ＤＲ−１を有し、各
記録領域Ｄ０〜ＤＲ−１は、２のべき乗２ｎ（ｎは任意
の正整数、以下同じ）で表されるビット長のデータを記
憶できるようになっている。例えば、記憶部２は、マイ
クロプロセッサＣＰＵがデータ処理を行うのに適した、
８ビット／ワード構成、１６ビット／ワード構成、３２
ビット／ワード構成などで複数ワードの記憶容量を有し
ている。
【００１５】符号誤り訂正回路ＥＣＴは、行レジスタ
６、比較器７、行カウンタ８、列レジスタ９、比較器１
０、列カウンタ１１、加算器１２、プリセッタブルカウ
ンタ１３、アドレスデコーダ１４、ビットデコーダ１
５、データレジスタ１６、ビットセレクタ１７を備えて
構成されている。また、これら各構成要素６〜１７は、
マイクロコンピュータシステムＭＣＳのコントロールバ
ス３とアドレスバス４及びデータバス５に適宜接続され
ており、マイクロプロセッサＣＰＵの制御下で動作す
る。
６、比較器７、行カウンタ８、列レジスタ９、比較器１
０、列カウンタ１１、加算器１２、プリセッタブルカウ
ンタ１３、アドレスデコーダ１４、ビットデコーダ１
５、データレジスタ１６、ビットセレクタ１７を備えて
構成されている。また、これら各構成要素６〜１７は、
マイクロコンピュータシステムＭＣＳのコントロールバ
ス３とアドレスバス４及びデータバス５に適宜接続され
ており、マイクロプロセッサＣＰＵの制御下で動作す
る。
【００１６】行レジスタ６は、マイクロプロセッサＣＰ
Ｕからデータバス５を介して供給される行指定データＤ
iを保持し、その行指定データＤiを比較器７に供給す
る。
Ｕからデータバス５を介して供給される行指定データＤ
iを保持し、その行指定データＤiを比較器７に供給す
る。
【００１７】行カウンタ８は、バイナリカウンタであ
り、マイクロプロセッサＣＰＵからコントロールバス３
を介して供給される制御信号ＣＮＴ１に従ってリセット
と計数動作を行い、それによって生じる行計数データＤ
icを比較器７に供給する。
り、マイクロプロセッサＣＰＵからコントロールバス３
を介して供給される制御信号ＣＮＴ１に従ってリセット
と計数動作を行い、それによって生じる行計数データＤ
icを比較器７に供給する。
【００１８】比較器７は、行指定データＤiと行計数デ
ータＤicの値を比較し、比較結果を示す行比較データＤ
icpを、データバス５を介してマイクロプロセッサＣＰ
Ｕへ転送する。
ータＤicの値を比較し、比較結果を示す行比較データＤ
icpを、データバス５を介してマイクロプロセッサＣＰ
Ｕへ転送する。
【００１９】列レジスタ９は、マイクロプロセッサＣＰ
Ｕからデータバス５を介して供給される列指定データＤ
jを保持し、その列指定データＤjを比較器１０に供給す
る。
Ｕからデータバス５を介して供給される列指定データＤ
jを保持し、その列指定データＤjを比較器１０に供給す
る。
【００２０】行カウンタ１１は、バイナリカウンタであ
り、マイクロプロセッサＣＰＵからコントロールバス３
を介して供給される制御信号ＣＮＴ２に従ってリセット
と計数動作を行い、それによって生じる列計数データＤ
jcを比較器１０に供給する。
り、マイクロプロセッサＣＰＵからコントロールバス３
を介して供給される制御信号ＣＮＴ２に従ってリセット
と計数動作を行い、それによって生じる列計数データＤ
jcを比較器１０に供給する。
【００２１】比較器１０は、列指定データＤjと列計数
データＤjcの値を比較し、比較結果を示す列比較データ
Ｄjcpを、データバス５を介してマイクロプロセッサＣ
ＰＵへ転送する。
データＤjcの値を比較し、比較結果を示す列比較データ
Ｄjcpを、データバス５を介してマイクロプロセッサＣ
ＰＵへ転送する。
【００２２】プリセッタブルカウンタ１３は、並列入力
並列出力型のバイナリカウンタである。マイクロプロセ
ッサＣＰＵからコントロールバス３を介して供給される
制御信号ＣＮＴ３に従って、列カウンタ１１の列計数デ
ータＤjc又は加算器１２の加算データＤadをプリセット
する。また、そのプリセットしたデータＤjc又はＤadを
制御信号ＣＮＴ３に従ってインクリメントする。
並列出力型のバイナリカウンタである。マイクロプロセ
ッサＣＰＵからコントロールバス３を介して供給される
制御信号ＣＮＴ３に従って、列カウンタ１１の列計数デ
ータＤjc又は加算器１２の加算データＤadをプリセット
する。また、そのプリセットしたデータＤjc又はＤadを
制御信号ＣＮＴ３に従ってインクリメントする。
【００２３】尚、インターリーブすべき元データＤinの
１ブロック長がｐ個のビットから成る場合には、上記各
記録領域Ｄ０〜ＤＲ−１のビット長２ｎとの関係から、
プリセッタブルカウンタ１３は、次式（１）の条件を満
足するビット長ｘのバイナリカウンタが用いられる。 ２ｘ−１＜ｐ≦２ｘ …（１） 例えば、元データＤinの１ブロック長がｐ＝３０ビッ
ト、上記各記録領域Ｄ０〜ＤＲ−１のビット長が２ｎ＝
８ビットであれば、２４＜３０≦２５となるので、上記
式（１）の条件から、ｘ＝５ビット長のバイナリカウン
タが用いられる。
１ブロック長がｐ個のビットから成る場合には、上記各
記録領域Ｄ０〜ＤＲ−１のビット長２ｎとの関係から、
プリセッタブルカウンタ１３は、次式（１）の条件を満
足するビット長ｘのバイナリカウンタが用いられる。 ２ｘ−１＜ｐ≦２ｘ …（１） 例えば、元データＤinの１ブロック長がｐ＝３０ビッ
ト、上記各記録領域Ｄ０〜ＤＲ−１のビット長が２ｎ＝
８ビットであれば、２４＜３０≦２５となるので、上記
式（１）の条件から、ｘ＝５ビット長のバイナリカウン
タが用いられる。
【００２４】また、例えば、元データＤinの１ブロック
長がｐ＝４８ビット、上記各記録領域Ｄ０〜ＤＲ−１の
ビット長が２ｎ＝１６ビットであれば、２５＜４８≦２
６となるので、上記式（１）の条件から、ｘ＝６ビット
長のバイナリカウンタが用いられる。
長がｐ＝４８ビット、上記各記録領域Ｄ０〜ＤＲ−１の
ビット長が２ｎ＝１６ビットであれば、２５＜４８≦２
６となるので、上記式（１）の条件から、ｘ＝６ビット
長のバイナリカウンタが用いられる。
【００２５】加算器１２は、マイクロプロセッサＣＰＵ
からコントロールバス３を介して供給される制御信号Ｃ
ＮＴ５に従って、列レジスタ９から出力される列指定デ
ータＤjとプリセッタブルカウンタ１３から出力される
ｘビット長の計数データＤｘをデジタル加算し、その加
算データＤad（＝Ｄj＋Ｄｘ）を出力する。
からコントロールバス３を介して供給される制御信号Ｃ
ＮＴ５に従って、列レジスタ９から出力される列指定デ
ータＤjとプリセッタブルカウンタ１３から出力される
ｘビット長の計数データＤｘをデジタル加算し、その加
算データＤad（＝Ｄj＋Ｄｘ）を出力する。
【００２６】アドレスデコーダ１４は、プリセッタブル
カウンタ１３から出力される上記ｘビット長の計数デー
タＤｘのうち、最上位ビット（ＭＳＢ）側からｘ−ｎ個
のバイナリデータＤＭをバイナリデコードし、そのデコ
ード結果を示すアドレスデータＤＡＤＲをデータバス５
を介してマイクロプロセッサＣＰＵへ転送する。
カウンタ１３から出力される上記ｘビット長の計数デー
タＤｘのうち、最上位ビット（ＭＳＢ）側からｘ−ｎ個
のバイナリデータＤＭをバイナリデコードし、そのデコ
ード結果を示すアドレスデータＤＡＤＲをデータバス５
を介してマイクロプロセッサＣＰＵへ転送する。
【００２７】ビットデコーダ１５は、プリセッタブルカ
ウンタ１３から出力される上記計数データＤｘのうち、
最下位ビット（ＬＳＢ）側からｎ個のバイナリデータＤ
Ｌをバイナリデコードし、そのデコード結果を示すセレ
クトデータＤＢＴをビットセレククタ１７に供給する。
ウンタ１３から出力される上記計数データＤｘのうち、
最下位ビット（ＬＳＢ）側からｎ個のバイナリデータＤ
Ｌをバイナリデコードし、そのデコード結果を示すセレ
クトデータＤＢＴをビットセレククタ１７に供給する。
【００２８】データレジスタ１６は、並列入力並列出力
型のバイナリレジスタであり、その記憶容量は、記憶部
２の各記録領域Ｄ０〜ＤＲ−１に記憶される各データ
（インターリーブすべきデータ）と同じビット長２ｎに
設定されている。また、詳細については後述するが、マ
イクロプロセッサＣＰＵからコントロールバス３を介し
て制御信号ＣＮＴ４が供給されると、記憶部２から読み
出されたデータ（インターリーブすべきデータ）をデー
タバス５を介して入力（ロード：load）し、そのデータ
ＤＬＤを保持しつつビットセレクタ１７側へ並列出力す
る。
型のバイナリレジスタであり、その記憶容量は、記憶部
２の各記録領域Ｄ０〜ＤＲ−１に記憶される各データ
（インターリーブすべきデータ）と同じビット長２ｎに
設定されている。また、詳細については後述するが、マ
イクロプロセッサＣＰＵからコントロールバス３を介し
て制御信号ＣＮＴ４が供給されると、記憶部２から読み
出されたデータ（インターリーブすべきデータ）をデー
タバス５を介して入力（ロード：load）し、そのデータ
ＤＬＤを保持しつつビットセレクタ１７側へ並列出力す
る。
【００２９】ビットセレクタ１７は、マルチプレクサで
形成され、データレジスタ１６から供給される上記デー
タＤＬＤのうち、セレクトデータＤＢＴで指定される１
ビットのみのデータＤoutを選択して出力する。
形成され、データレジスタ１６から供給される上記デー
タＤＬＤのうち、セレクトデータＤＢＴで指定される１
ビットのみのデータＤoutを選択して出力する。
【００３０】より具体的には、図２に示すように、ビッ
トセレクタ１７は、データレジスタ１６の２ｎビット分
の出力端子Ｑ０〜Ｑｎ−１に並列接続されたスイッチ素
子Ｓ０〜Ｓｎ−１を備えて構成されており、各スイッチ
素子Ｓ０〜Ｓｎ−１の導通／非導通の制御がセレクトデ
ータＤＢＴによって行われる。また、スイッチ素子Ｓ０
〜Ｓｎ−１は、セレクトデータＤＢＴによって何れか１
つだけが排他的に導通するようになっている。そして、
データＤoutをインターリーブの施されたデータとして
出力し、マイクロコンピュータシステムＭＣＳ側へ転送
する。
トセレクタ１７は、データレジスタ１６の２ｎビット分
の出力端子Ｑ０〜Ｑｎ−１に並列接続されたスイッチ素
子Ｓ０〜Ｓｎ−１を備えて構成されており、各スイッチ
素子Ｓ０〜Ｓｎ−１の導通／非導通の制御がセレクトデ
ータＤＢＴによって行われる。また、スイッチ素子Ｓ０
〜Ｓｎ−１は、セレクトデータＤＢＴによって何れか１
つだけが排他的に導通するようになっている。そして、
データＤoutをインターリーブの施されたデータとして
出力し、マイクロコンピュータシステムＭＣＳ側へ転送
する。
【００３１】尚、プリセッタブルカウンタ１３から出力
される下位ｎビット分のバイナリデータＤＬが０のとき
には、セレクトデータＤＢＴによって最上位ビットのス
イッチ素子Ｓｎ−１のみが導通となり、バイナリデータ
ＤＬが１増加する毎に、セレクトデータＤＢＴによって
スイッチ素子がＳｎ−２，Ｓｎ−３〜Ｓ１，Ｓ０の順で
排他的に導通するようになっている。
される下位ｎビット分のバイナリデータＤＬが０のとき
には、セレクトデータＤＢＴによって最上位ビットのス
イッチ素子Ｓｎ−１のみが導通となり、バイナリデータ
ＤＬが１増加する毎に、セレクトデータＤＢＴによって
スイッチ素子がＳｎ−２，Ｓｎ−３〜Ｓ１，Ｓ０の順で
排他的に導通するようになっている。
【００３２】但し、本実施形態では、ビットセレクタ１
７をマルチプレクサで構成しているが、セレクトデータ
ＤＢＴに応じてデータレジスタ１６のデータＤＬＤをビ
ットシフトするシフトレジスタを用い、そのシフトレジ
スタがシフトした結果の最上位ビト（ＭＳＢ）のビット
データを出力Ｄoutとして選択的に出力する構成にして
も良い。
７をマルチプレクサで構成しているが、セレクトデータ
ＤＢＴに応じてデータレジスタ１６のデータＤＬＤをビ
ットシフトするシフトレジスタを用い、そのシフトレジ
スタがシフトした結果の最上位ビト（ＭＳＢ）のビット
データを出力Ｄoutとして選択的に出力する構成にして
も良い。
【００３３】次に、かかる構成を有する符号誤り訂正回
路ＥＣＴの動作例を図３〜図８を参照して説明する。
路ＥＣＴの動作例を図３〜図８を参照して説明する。
【００３４】尚、説明の便宜上、図３（ａ）に示すよう
に、インターリーブすべき元データＤinは、１ブロック
当たりｐビット長から成るビット列Ｃ０〜Ｃｐ−１のデ
ータであるものとする。また、この元データＤinをイン
ターリーブすることで、図３（ｂ）に示すようなビット
配列のデータＤoutに変換するものとする。
に、インターリーブすべき元データＤinは、１ブロック
当たりｐビット長から成るビット列Ｃ０〜Ｃｐ−１のデ
ータであるものとする。また、この元データＤinをイン
ターリーブすることで、図３（ｂ）に示すようなビット
配列のデータＤoutに変換するものとする。
【００３５】つまり、アルゴリズムを説明すれば、図４
に模式的に示すように、ビット列Ｃ０〜Ｃｐ−１を各行
ｉに５ビット長ずつに分けてマトリックス状に仮想的に
配列した後、ｊ＝０列目のビット列Ｃ０，Ｃ５，Ｃ１
０，Ｃ１５……を上から下へ順に読み出し、それが終わ
るとｊ＝１列目のビット列Ｃ１，Ｃ６，Ｃ１１，Ｃ１６
……を上から下へ順に読み出し、それが終わるとｊ＝２
列目のビット列Ｃ２，Ｃ７，Ｃ１２，Ｃ１７……を上か
ら下へ順に読み出すというようにして、最後のビットデ
ータＣｐ−１まで読み出すことで、インターリーブを行
うものとする。
に模式的に示すように、ビット列Ｃ０〜Ｃｐ−１を各行
ｉに５ビット長ずつに分けてマトリックス状に仮想的に
配列した後、ｊ＝０列目のビット列Ｃ０，Ｃ５，Ｃ１
０，Ｃ１５……を上から下へ順に読み出し、それが終わ
るとｊ＝１列目のビット列Ｃ１，Ｃ６，Ｃ１１，Ｃ１６
……を上から下へ順に読み出し、それが終わるとｊ＝２
列目のビット列Ｃ２，Ｃ７，Ｃ１２，Ｃ１７……を上か
ら下へ順に読み出すというようにして、最後のビットデ
ータＣｐ−１まで読み出すことで、インターリーブを行
うものとする。
【００３６】更に、記憶部２の各記録領域Ｄ０〜ＤＲ−
１は、８ビット／ワード構成となっているものとする。
この場合には、マイクロプロセッサＣＰＵは、図５に示
すように、元データＤinを８ビットずつに分割して、記
憶部２の記憶領域Ｄ０，Ｄ１，Ｄ２……に記憶させる。
つまり、記憶領域Ｄ０の各ビットＡ０，７〜Ａ０，０に
ビットデータＣ０〜Ｃ７を記憶させ、次の記憶領域Ｄ１
にビットデータＣ８〜Ｃ１５を記憶させ、次の記憶領域
Ｄ２にビットデータＣ１６〜Ｃ２３を記憶させるという
ように、元データＤinを８ビットずつ記憶させる。ま
た、ｐ個のビットデータＣ０〜Ｃｐ−１が８ビットずつ
に分けられない場合には、最後に記憶されたビットデー
タＣｐ−１に続く残りのビットはそのまま（Don't Car
e）にする。
１は、８ビット／ワード構成となっているものとする。
この場合には、マイクロプロセッサＣＰＵは、図５に示
すように、元データＤinを８ビットずつに分割して、記
憶部２の記憶領域Ｄ０，Ｄ１，Ｄ２……に記憶させる。
つまり、記憶領域Ｄ０の各ビットＡ０，７〜Ａ０，０に
ビットデータＣ０〜Ｃ７を記憶させ、次の記憶領域Ｄ１
にビットデータＣ８〜Ｃ１５を記憶させ、次の記憶領域
Ｄ２にビットデータＣ１６〜Ｃ２３を記憶させるという
ように、元データＤinを８ビットずつ記憶させる。ま
た、ｐ個のビットデータＣ０〜Ｃｐ−１が８ビットずつ
に分けられない場合には、最後に記憶されたビットデー
タＣｐ−１に続く残りのビットはそのまま（Don't Car
e）にする。
【００３７】更にまた、本発明をより理解しやすくする
ために、上記元データＤinは１ブロック当たりｐ＝３０
ビットのビット列Ｃ０〜Ｃ２９で構成され、更に各ビッ
トデータＣ０〜Ｃ２９は、図６（ａ）に示すように、
｛Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，
Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１
４，Ｃ１５，Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２
０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２
６，Ｃ２７，Ｃ２８，Ｃ２９｝＝｛０，１，０，１，
１，０，１，０，１，０，１，０，０，１，０，１，
０，１，０，０，０，０，０，０，１，０，０，０，
１，０｝であるものとする。
ために、上記元データＤinは１ブロック当たりｐ＝３０
ビットのビット列Ｃ０〜Ｃ２９で構成され、更に各ビッ
トデータＣ０〜Ｃ２９は、図６（ａ）に示すように、
｛Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，
Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１
４，Ｃ１５，Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２
０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２
６，Ｃ２７，Ｃ２８，Ｃ２９｝＝｛０，１，０，１，
１，０，１，０，１，０，１，０，０，１，０，１，
０，１，０，０，０，０，０，０，１，０，０，０，
１，０｝であるものとする。
【００３８】そして、図４に対応する図６（ｂ）のアル
ゴリズムに示すように、ビット列Ｃ０〜Ｃｐ−１を各行
ｉに５ビット長ずつに分けてマトリックス状に配列し
て、各列ｊ毎に上から下へ順に読み出すのと同様な操作
によってインターリーブを行うものとする。また、マイ
クロプロセッサＣＰＵは、図５に対応する図６（ｃ）に
示すように、元データＤinを、８ビット／ワード構成と
なっている各記録領域Ｄ０〜ＤＲ−１に８ビット長ずつ
に分割して記憶させる。
ゴリズムに示すように、ビット列Ｃ０〜Ｃｐ−１を各行
ｉに５ビット長ずつに分けてマトリックス状に配列し
て、各列ｊ毎に上から下へ順に読み出すのと同様な操作
によってインターリーブを行うものとする。また、マイ
クロプロセッサＣＰＵは、図５に対応する図６（ｃ）に
示すように、元データＤinを、８ビット／ワード構成と
なっている各記録領域Ｄ０〜ＤＲ−１に８ビット長ずつ
に分割して記憶させる。
【００３９】次に、図７に示すフローチャートに基づい
て動作を詳述する。
て動作を詳述する。
【００４０】まずステップ１００において、マイクロプ
ロセッサＣＰＵが、図６（ｃ）に示したように、１ブロ
ック分の元データＤinを記憶部２に記憶させる。
ロセッサＣＰＵが、図６（ｃ）に示したように、１ブロ
ック分の元データＤinを記憶部２に記憶させる。
【００４１】次のステップ１０２において、行レジスタ
６と列レジスタ９に初期値を設定する。ここでは、図６
（ｂ）に示したアルゴリズムに対応すべく、行レジスタ
６の初期値は、行ｉの総数を示すバイナリデータ「６」
に設定される。更に、列レジスタ９の初期値は、列ｊの
総数を示すバイナリデータ「５」に設定される。これに
より、最初の行指定データＤiと列指定データＤjは、Ｄ
i＝６、Ｄj＝５となる。
６と列レジスタ９に初期値を設定する。ここでは、図６
（ｂ）に示したアルゴリズムに対応すべく、行レジスタ
６の初期値は、行ｉの総数を示すバイナリデータ「６」
に設定される。更に、列レジスタ９の初期値は、列ｊの
総数を示すバイナリデータ「５」に設定される。これに
より、最初の行指定データＤiと列指定データＤjは、Ｄ
i＝６、Ｄj＝５となる。
【００４２】次に、ステップ１０４において、列カウン
タ１１をクリアする。これにより、列カウンタ１１の列
計数データＤjcは、Ｄjc＝０となる。
タ１１をクリアする。これにより、列カウンタ１１の列
計数データＤjcは、Ｄjc＝０となる。
【００４３】尚、図示していないが、残りの行カウンタ
８とプリセッタブルカウンタ１３及びデータレジスタ１
６もリセットする。
８とプリセッタブルカウンタ１３及びデータレジスタ１
６もリセットする。
【００４４】こうして初期化処理が完了すると、次のス
テップ１０６において、比較器１０が、列カウンタ１１
の列計数データＤjcと列レジスタ９の列指定データＤj
とを比較し、比較結果を示す行比較データＤjcpをマイ
クロプロセッサＣＰＵ側へ転送する。そして、マイクロ
プロセッサＣＰＵがその行比較データＤjcpに基づい
て、Ｄjc＜Ｄjか否か判定する。Ｄjc＜Ｄjの場合（「Ｙ
ＥＳ」の場合）には、ステップ１０８の処理に移行し、
Ｄjc≧Ｄjの場合（「ＮＯ」の場合）には、インターリ
ーブが完了したとして、処理を終了する。
テップ１０６において、比較器１０が、列カウンタ１１
の列計数データＤjcと列レジスタ９の列指定データＤj
とを比較し、比較結果を示す行比較データＤjcpをマイ
クロプロセッサＣＰＵ側へ転送する。そして、マイクロ
プロセッサＣＰＵがその行比較データＤjcpに基づい
て、Ｄjc＜Ｄjか否か判定する。Ｄjc＜Ｄjの場合（「Ｙ
ＥＳ」の場合）には、ステップ１０８の処理に移行し、
Ｄjc≧Ｄjの場合（「ＮＯ」の場合）には、インターリ
ーブが完了したとして、処理を終了する。
【００４５】ステップ１０８の処理に移行すると、列カ
ウンタ１１の列計数データＤjcをプリセッタブルカウン
タ１３に設定（プリセット）する。従って、ステップ１
０８が初めて処理されるときは、プリセッタブルカウン
タ１３には、Ｄjc＝０がプリセットされ、プリセッタブ
ルカウンタ１３の計数データＤｘも、Ｄｘ＝０になる。
ウンタ１１の列計数データＤjcをプリセッタブルカウン
タ１３に設定（プリセット）する。従って、ステップ１
０８が初めて処理されるときは、プリセッタブルカウン
タ１３には、Ｄjc＝０がプリセットされ、プリセッタブ
ルカウンタ１３の計数データＤｘも、Ｄｘ＝０になる。
【００４６】次に、ステップ１１０において、行カウン
タ８をクリアする。これにより、行計数データＤjcは、
Ｄjc＝０となる。
タ８をクリアする。これにより、行計数データＤjcは、
Ｄjc＝０となる。
【００４７】次に、ステップ１１２において、比較器１
０が、行カウンタ８の行計数データＤicと行レジスタ６
の行指定データＤiとを比較し、比較結果を示す行比較
データＤicpをマイクロプロセッサＣＰＵ側へ転送す
る。そして、マイクロプロセッサＣＰＵがその行比較デ
ータＤicpに基づいて、Ｄic＜Ｄiか否か判定する。Ｄic
＜Ｄiの場合（「ＹＥＳ」の場合）には、ステップ１１
６の処理に移行する。Ｄic≧Ｄiの場合（「ＮＯ」の場
合）には、ステップ１１４に移行して、列カウンタ１１
の列計数データＤicを１インクリメントした後、ステッ
プ１０６からの処理を繰り返す。
０が、行カウンタ８の行計数データＤicと行レジスタ６
の行指定データＤiとを比較し、比較結果を示す行比較
データＤicpをマイクロプロセッサＣＰＵ側へ転送す
る。そして、マイクロプロセッサＣＰＵがその行比較デ
ータＤicpに基づいて、Ｄic＜Ｄiか否か判定する。Ｄic
＜Ｄiの場合（「ＹＥＳ」の場合）には、ステップ１１
６の処理に移行する。Ｄic≧Ｄiの場合（「ＮＯ」の場
合）には、ステップ１１４に移行して、列カウンタ１１
の列計数データＤicを１インクリメントした後、ステッ
プ１０６からの処理を繰り返す。
【００４８】このように、ステップ１０６〜１１２の処
理が行われると、プリセッタブルカウンタ１３の計数デ
ータＤｘは、元データＤinの各ビットデータ列の順番を
示すことになる。この計数データＤｘのうちの最上位ビ
ット（ＭＳＢ）側からｘ−ｎ個のバイナリデータＤＭ
は、図６（ｃ）に示したビットデータ列の行の順番を示
すデータとなり、計数データＤｘのうちの最下位ビット
（ＬＳＢ）側からｎ＝３個のバイナリデータＤＬは、図
６（ｃ）に示した上記行でのＭＳＢからの順番を示すデ
ータとなる。 そして、最初の（第１番目の）ステップ
１０６〜１１２の処理では、バイナリデータＤＬによっ
てｉ＝０、バイナリデータＤＭによってｊ＝０が選択さ
れることになる。また、ステップ１１４の処理が行われ
て、ステップ１０６〜１１２の処理が繰り返されると、
列カウンタ１１の列計数データＤjcが１ずつインクリメ
ントされるので、上記バイナリデータＤＭによって、図
６（ｂ）の列ｊが１→２→３→４の順に選択される。一
方、行ｉについては、ステップ１１０において行計数デ
ータＤicがクリアされるので、行ｉ＝０が選択される。
理が行われると、プリセッタブルカウンタ１３の計数デ
ータＤｘは、元データＤinの各ビットデータ列の順番を
示すことになる。この計数データＤｘのうちの最上位ビ
ット（ＭＳＢ）側からｘ−ｎ個のバイナリデータＤＭ
は、図６（ｃ）に示したビットデータ列の行の順番を示
すデータとなり、計数データＤｘのうちの最下位ビット
（ＬＳＢ）側からｎ＝３個のバイナリデータＤＬは、図
６（ｃ）に示した上記行でのＭＳＢからの順番を示すデ
ータとなる。 そして、最初の（第１番目の）ステップ
１０６〜１１２の処理では、バイナリデータＤＬによっ
てｉ＝０、バイナリデータＤＭによってｊ＝０が選択さ
れることになる。また、ステップ１１４の処理が行われ
て、ステップ１０６〜１１２の処理が繰り返されると、
列カウンタ１１の列計数データＤjcが１ずつインクリメ
ントされるので、上記バイナリデータＤＭによって、図
６（ｂ）の列ｊが１→２→３→４の順に選択される。一
方、行ｉについては、ステップ１１０において行計数デ
ータＤicがクリアされるので、行ｉ＝０が選択される。
【００４９】つまり、ステップ１０６〜１１４の処理を
行うことにより、バイナリデータＤＭが各列ｊ＝０，
１，２，３，４を順番に選択し、一方、バイナリデータ
ＤＬは上記の順番に選択された各列ｊ＝０，１，２，
３，４における最初の行ｉ＝０を選択する。こうして何
れかの列ｊの最初の行ｉ＝０が選択されて、ステップ１
１６の処理に移行する。
行うことにより、バイナリデータＤＭが各列ｊ＝０，
１，２，３，４を順番に選択し、一方、バイナリデータ
ＤＬは上記の順番に選択された各列ｊ＝０，１，２，
３，４における最初の行ｉ＝０を選択する。こうして何
れかの列ｊの最初の行ｉ＝０が選択されて、ステップ１
１６の処理に移行する。
【００５０】ステップ１１６では、ビットデコーダ１５
がバイナリデータＤＬをデコードし、そのデコード結果
であるセレクトデータＤＢＴをビットセレクタ１７に供
給する。
がバイナリデータＤＬをデコードし、そのデコード結果
であるセレクトデータＤＢＴをビットセレクタ１７に供
給する。
【００５１】次に、ステップ１１８において、アドレス
デコーダ１４がバイナリデータＤＭをデコードし、その
デコード結果であるアドレスデータＤＡＤＲをマイクロ
プロセッサＣＰＵ側へ転送し、マイクロプロセッサＣＰ
ＵがそのアドレスデータＤＡＤＲを取得する。
デコーダ１４がバイナリデータＤＭをデコードし、その
デコード結果であるアドレスデータＤＡＤＲをマイクロ
プロセッサＣＰＵ側へ転送し、マイクロプロセッサＣＰ
ＵがそのアドレスデータＤＡＤＲを取得する。
【００５２】次に、ステップ１２０において、マイクロ
プロセッサＣＰＵが、取得したアドレスデータＤＡＤＲ
に基づいて記憶部２をメモリアクセスし、アドレスデー
タＤＡＤＲの指すアドレスｒの記憶領域に記憶されてい
る２ｎ＝８ビット分の元データを読み出して、データレ
ジスタ１６にロードする。
プロセッサＣＰＵが、取得したアドレスデータＤＡＤＲ
に基づいて記憶部２をメモリアクセスし、アドレスデー
タＤＡＤＲの指すアドレスｒの記憶領域に記憶されてい
る２ｎ＝８ビット分の元データを読み出して、データレ
ジスタ１６にロードする。
【００５３】例えば、ステップ１２０の処理が最初に行
われた場合には、プリセッタブルカウンタ１３のバイナ
リデータＤＭは「０」になるので、アドレスデータＤＡ
ＤＲの値も「０」となり、図６（ｃ）に示したアドレス
ｒ＝０に該当する記憶領域Ｄ０中のビット列｛Ｃ０，Ｃ
１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７｝＝｛０，
１，０，１，１，０，１，０｝がデータレジスタ１６に
格納される。
われた場合には、プリセッタブルカウンタ１３のバイナ
リデータＤＭは「０」になるので、アドレスデータＤＡ
ＤＲの値も「０」となり、図６（ｃ）に示したアドレス
ｒ＝０に該当する記憶領域Ｄ０中のビット列｛Ｃ０，Ｃ
１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７｝＝｛０，
１，０，１，１，０，１，０｝がデータレジスタ１６に
格納される。
【００５４】次にステップ１２２において、ビットセレ
クタ１７が、セレクトデータＤＢＴで指される１ビット
のみを導通状態にする。これにより、データレジスタ１
６中のデータＤＬＤのうち、セレクトデータＤＢＴの指
すビットデータのみが出力される。
クタ１７が、セレクトデータＤＢＴで指される１ビット
のみを導通状態にする。これにより、データレジスタ１
６中のデータＤＬＤのうち、セレクトデータＤＢＴの指
すビットデータのみが出力される。
【００５５】例えば、ステップ１２２の処理が最初に行
われた場合には、プリセッタブルカウンタ１３のバイナ
リデータＤＬは「０」になるので、セレクトデータＤＢ
Ｔによって図２中のスイッチ素子Ｓｎ−１が導通状態と
なり、上記ビット列｛０，１，０，１，１，０，１，
０｝のうちの最上位ビット、すなわち一番左側のビット
データ“０”が出力される。つまり、図６（ａ）（ｃ）
に示すビットＡ０，７のビットデータＣ０＝０が、イン
ターリーブされた第１番目のビット出力Ｄoutとなる。
われた場合には、プリセッタブルカウンタ１３のバイナ
リデータＤＬは「０」になるので、セレクトデータＤＢ
Ｔによって図２中のスイッチ素子Ｓｎ−１が導通状態と
なり、上記ビット列｛０，１，０，１，１，０，１，
０｝のうちの最上位ビット、すなわち一番左側のビット
データ“０”が出力される。つまり、図６（ａ）（ｃ）
に示すビットＡ０，７のビットデータＣ０＝０が、イン
ターリーブされた第１番目のビット出力Ｄoutとなる。
【００５６】次に、ステップ１２４において、加算器１
２が、列レジスタ９の列指定データＤjとプリセッタブ
ルカウンタ１３の計数データＤxとを加算し、その加算
データＤＡＤ（＝Ｄj＋Ｄx）を再びプリセッタブルカウ
ンタ１３にプリセットする。
２が、列レジスタ９の列指定データＤjとプリセッタブ
ルカウンタ１３の計数データＤxとを加算し、その加算
データＤＡＤ（＝Ｄj＋Ｄx）を再びプリセッタブルカウ
ンタ１３にプリセットする。
【００５７】例えば、ステップ１２４の処理が最初に行
われた場合には、列指定データＤjは「５」、計数デー
タＤxは「０」となっているので、加算データＤＡＤは
「５」となり、プリセッタブルカウンタ１３には「５」
がプリセットされる。この結果、プリセッタブルカウン
タ１３のバイナリデータＤＬは「５」となり、バイナリ
データＤＭは「０」のままになるので、図６（ａ）
（ｃ）に示すビットＡ０，２のビットデータＣ５＝０が
選択されることになる。
われた場合には、列指定データＤjは「５」、計数デー
タＤxは「０」となっているので、加算データＤＡＤは
「５」となり、プリセッタブルカウンタ１３には「５」
がプリセットされる。この結果、プリセッタブルカウン
タ１３のバイナリデータＤＬは「５」となり、バイナリ
データＤＭは「０」のままになるので、図６（ａ）
（ｃ）に示すビットＡ０，２のビットデータＣ５＝０が
選択されることになる。
【００５８】次に、ステップ１２６において、行カウン
タの行計数データＤicをインクリメントする。そして、
再びステップ１１２からの処理が繰り返される。
タの行計数データＤicをインクリメントする。そして、
再びステップ１１２からの処理が繰り返される。
【００５９】例えば、ステップ１２６の処理が最初に行
われた場合には、行計数データＤicは「１」となり、図
６（ｂ）に示したｉ＝２の行が指定された後、再びステ
ップ１１２からの処理が繰り返される。
われた場合には、行計数データＤicは「１」となり、図
６（ｂ）に示したｉ＝２の行が指定された後、再びステ
ップ１１２からの処理が繰り返される。
【００６０】このように、ステップ１１６〜１２６の処
理が第１回目のときには、図８（ａ）に表示するよう
に、各データＤｉ，Ｄic，Ｄｊ，Ｄjc，Ｄｘ，ＤＬ，Ｄ
Ｍ，ＤＡＤＲ，ＤＢＴが変化することにより、元データ
ＤinのビットデータＣ０＝０が第１番目の出力Ｄoutと
なる。
理が第１回目のときには、図８（ａ）に表示するよう
に、各データＤｉ，Ｄic，Ｄｊ，Ｄjc，Ｄｘ，ＤＬ，Ｄ
Ｍ，ＤＡＤＲ，ＤＢＴが変化することにより、元データ
ＤinのビットデータＣ０＝０が第１番目の出力Ｄoutと
なる。
【００６１】次に、再びステップ１１２の処理（２回目
の処理）が行われると、このときには未だＤic＜Ｄｉで
あるので、ステップ１１６〜１２６の処理（２回目の処
理）が行われることになる。
の処理）が行われると、このときには未だＤic＜Ｄｉで
あるので、ステップ１１６〜１２６の処理（２回目の処
理）が行われることになる。
【００６２】この２回目の処理では、プリセッタブルカ
ウンタ１３のバイナリデータＤＭは「０」になるので、
図６（ｃ）に示したアドレスｒ＝０に該当する記憶領域
Ｄ０に記憶されているビット列｛Ｃ０，Ｃ１，Ｃ２，Ｃ
３，Ｃ４，Ｃ５，Ｃ６，Ｃ７｝＝｛０，１，０，１，
１，０，１，０｝がデータレジスタ１６にロードされ
る。更に、プリセッタブルカウンタ１３のバイナリデー
タＤＬは「５」になるので、ビットデータＣ５＝０が出
力される。つまり、第２回目の処理では、図６（ａ）
（ｃ）に示すビットＡ０，２のビットデータＣ５＝０
が、インターリーブされた第２番目のビット出力Ｄout
となる。
ウンタ１３のバイナリデータＤＭは「０」になるので、
図６（ｃ）に示したアドレスｒ＝０に該当する記憶領域
Ｄ０に記憶されているビット列｛Ｃ０，Ｃ１，Ｃ２，Ｃ
３，Ｃ４，Ｃ５，Ｃ６，Ｃ７｝＝｛０，１，０，１，
１，０，１，０｝がデータレジスタ１６にロードされ
る。更に、プリセッタブルカウンタ１３のバイナリデー
タＤＬは「５」になるので、ビットデータＣ５＝０が出
力される。つまり、第２回目の処理では、図６（ａ）
（ｃ）に示すビットＡ０，２のビットデータＣ５＝０
が、インターリーブされた第２番目のビット出力Ｄout
となる。
【００６３】このように、ステップ１１６〜１２６の処
理が第２回目のときには、図８（ｂ）に表示するよう
に、各データＤｉ，Ｄic，Ｄｊ，Ｄjc，Ｄｘ，ＤＬ，Ｄ
Ｍ，ＤＡＤＲ，ＤＢＴが変化することにより、元データ
ＤinのビットデータＣ５＝０が第２番目の出力Ｄoutと
なる。そして、ステップ１２６において再び行カウンタ
の行計数データＤicをインクリメントして、再びステッ
プ１１２からの処理が繰り返される。
理が第２回目のときには、図８（ｂ）に表示するよう
に、各データＤｉ，Ｄic，Ｄｊ，Ｄjc，Ｄｘ，ＤＬ，Ｄ
Ｍ，ＤＡＤＲ，ＤＢＴが変化することにより、元データ
ＤinのビットデータＣ５＝０が第２番目の出力Ｄoutと
なる。そして、ステップ１２６において再び行カウンタ
の行計数データＤicをインクリメントして、再びステッ
プ１１２からの処理が繰り返される。
【００６４】こうして、ステップ１１６〜１２６の処理
が６回繰り返されると、図６（ｂ）に示した列ｊ＝０に
該当するビット列｛Ｃ０，Ｃ５，Ｃ１０，Ｃ１５，Ｃ２
０｝＝｛０，０，１，１，０，０｝がインターリーブさ
れたビット出力Ｄoutとなる。
が６回繰り返されると、図６（ｂ）に示した列ｊ＝０に
該当するビット列｛Ｃ０，Ｃ５，Ｃ１０，Ｃ１５，Ｃ２
０｝＝｛０，０，１，１，０，０｝がインターリーブさ
れたビット出力Ｄoutとなる。
【００６５】次に、第６回目の処理が終了すると、ステ
ップ１１２において、Ｄic≧Ｄｉとなるので、ステップ
１１４において列ｊ＝１が設定され、更にステップ１１
０において行ｉ＝０が設定された後、ステップ１１６〜
１２６の処理が６回繰り返される。つまり、図６（ｂ）
に示した列ｊ＝１に該当するビット列｛Ｃ１，Ｃ６，Ｃ
１１，Ｃ１６，Ｃ２１｝＝｛１，１，０，０，０，０｝
がインターリーブされたビット出力Ｄoutとなる。
ップ１１２において、Ｄic≧Ｄｉとなるので、ステップ
１１４において列ｊ＝１が設定され、更にステップ１１
０において行ｉ＝０が設定された後、ステップ１１６〜
１２６の処理が６回繰り返される。つまり、図６（ｂ）
に示した列ｊ＝１に該当するビット列｛Ｃ１，Ｃ６，Ｃ
１１，Ｃ１６，Ｃ２１｝＝｛１，１，０，０，０，０｝
がインターリーブされたビット出力Ｄoutとなる。
【００６６】以下同様にして、ステップ１０６〜１２６
の処理が繰り返されることで、図６（ｂ）に示した列ｊ
＝２，３，４に該当する残りのビット列もインターリー
ブされビット出力Ｄoutとなる。
の処理が繰り返されることで、図６（ｂ）に示した列ｊ
＝２，３，４に該当する残りのビット列もインターリー
ブされビット出力Ｄoutとなる。
【００６７】そして、ステップ１０６において、全ての
元データＤinをインターリーブしたと判断すると、処理
を終了する。
元データＤinをインターリーブしたと判断すると、処理
を終了する。
【００６８】このように本実施形態によれば、２のべき
乗２ｎの記憶部２を用いて元データＤinをインターリー
ブすることができる。このため、マイクロコンピュータ
システムに適した符号誤り訂正回路を提供することがで
きる。また、２のべき乗２ｎの記憶部２を用いると、マ
イクロプロセッサＣＰＵが記憶部２をメモリアクセスす
る回数を低減することができる。これにより、マイクロ
プロセッサＣＰＵの負担が低減されると共に、インター
リーブに要する処理時間を短縮することができる。
乗２ｎの記憶部２を用いて元データＤinをインターリー
ブすることができる。このため、マイクロコンピュータ
システムに適した符号誤り訂正回路を提供することがで
きる。また、２のべき乗２ｎの記憶部２を用いると、マ
イクロプロセッサＣＰＵが記憶部２をメモリアクセスす
る回数を低減することができる。これにより、マイクロ
プロセッサＣＰＵの負担が低減されると共に、インター
リーブに要する処理時間を短縮することができる。
【００６９】また、図３（ｂ）に示すインターリーブさ
れたデータＤoutを通信装置によって送信した際、記号
＊で示す位置に複数の連続した符号誤りが生じた場合で
も、データＤoutをディインターリーブすると、図３
（ｃ）に示すようにディインターリーブ後のデータＤＴ
では符号誤りが分散されるので、符号誤りを容易に訂正
することができる。ちなみに、本実施形態では、４ビッ
ト長のガードスペースを得ることができる。
れたデータＤoutを通信装置によって送信した際、記号
＊で示す位置に複数の連続した符号誤りが生じた場合で
も、データＤoutをディインターリーブすると、図３
（ｃ）に示すようにディインターリーブ後のデータＤＴ
では符号誤りが分散されるので、符号誤りを容易に訂正
することができる。ちなみに、本実施形態では、４ビッ
ト長のガードスペースを得ることができる。
【００７０】尚、本実施形態では、説明の都合上、８ビ
ット／ワード構成の記憶部２を用いる場合を説明した
が、本発明はこれに限定されるものではない。すなわ
ち、２のべき乗２ｎの記憶部であればよい。
ット／ワード構成の記憶部２を用いる場合を説明した
が、本発明はこれに限定されるものではない。すなわ
ち、２のべき乗２ｎの記憶部であればよい。
【００７１】また、１ブロック３０ビット長の元データ
Ｄinをインターリーブする場合を説明したが、本発明は
１ブロック当たり任意の数のビット列の元データをイン
ターリーブすることができる。
Ｄinをインターリーブする場合を説明したが、本発明は
１ブロック当たり任意の数のビット列の元データをイン
ターリーブすることができる。
【００７２】また、図６（ｂ）に示したように、元デー
タＤinのビット列を６行５列のマトリックス状に配列し
て、所定の順序で読み出すようにしてインターリーブを
行う場合について説明したが、本発明は６行５列のマト
リックスに限定されるものではなく、任意の行数及び列
数のマトリックスに配列して、所定の順序で読み出す方
式のインターリーブを行うことができる。
タＤinのビット列を６行５列のマトリックス状に配列し
て、所定の順序で読み出すようにしてインターリーブを
行う場合について説明したが、本発明は６行５列のマト
リックスに限定されるものではなく、任意の行数及び列
数のマトリックスに配列して、所定の順序で読み出す方
式のインターリーブを行うことができる。
【００７３】また、本実施形態では、符号誤り訂正回路
ＥＣＴの動作タイミングを、マイクロプロセッサＣＰＵ
からの指令にしたがって制御する場合を示したが、マイ
クロプロセッサＣＰＵとは別に、タイミング制御回路を
ハードウェアで構成してもよい。そして、このタイミン
グ制御回路の制御下で、比較器７，１０の動作制御と、
行カウンタ８及び列カウンタ１１のカウント制御と、行
レジスタ６及び列レジスタ９のデータ設定など、その他
の構成要素１２〜１７の動作タイミングを制御すること
で、マイクロプロセッサＣＰＵの負荷をより軽減するこ
とができる。
ＥＣＴの動作タイミングを、マイクロプロセッサＣＰＵ
からの指令にしたがって制御する場合を示したが、マイ
クロプロセッサＣＰＵとは別に、タイミング制御回路を
ハードウェアで構成してもよい。そして、このタイミン
グ制御回路の制御下で、比較器７，１０の動作制御と、
行カウンタ８及び列カウンタ１１のカウント制御と、行
レジスタ６及び列レジスタ９のデータ設定など、その他
の構成要素１２〜１７の動作タイミングを制御すること
で、マイクロプロセッサＣＰＵの負荷をより軽減するこ
とができる。
【００７４】
【発明の効果】以上説明したように本発明によれば、２
のべき乗２ｎの記憶手段を用いて元データをインターリ
ーブすることができるため、マイクロコンピュータシス
テムに適した符号誤り訂正回路及び符号誤り訂正方法を
提供することができる。また、２のべき乗２ｎの記憶手
段を用いることで、マイクロプロセッサの記憶手段に対
するメモリアクセス回数を低減することができる。これ
により、マイクロプロセッサの負担が低減されると共
に、インターリーブに要する処理時間を短縮することが
できる。
のべき乗２ｎの記憶手段を用いて元データをインターリ
ーブすることができるため、マイクロコンピュータシス
テムに適した符号誤り訂正回路及び符号誤り訂正方法を
提供することができる。また、２のべき乗２ｎの記憶手
段を用いることで、マイクロプロセッサの記憶手段に対
するメモリアクセス回数を低減することができる。これ
により、マイクロプロセッサの負担が低減されると共
に、インターリーブに要する処理時間を短縮することが
できる。
【図１】本実施形態に係る符号誤り訂正回路の構成を示
すブロック図である。
すブロック図である。
【図２】符号誤り訂正回路に備えられているビットセレ
クタの構成を示すブロック図である。
クタの構成を示すブロック図である。
【図３】元データとインターリーブされたデータ及びデ
ィインターリーブされたデータの各ビット配列を示す説
明図である。
ィインターリーブされたデータの各ビット配列を示す説
明図である。
【図４】インターリーブのアルゴリズムを説明するため
の図である。
の図である。
【図５】記憶部に元データが記憶された状態を示す説明
図である。
図である。
【図６】１ブロック３０ビットの元データをインターリ
ーブする場合を説明するための図である。
ーブする場合を説明するための図である。
【図７】本実施形態の動作を説明するためのフローチャ
ートである。
ートである。
【図８】更に本実施形態の動作を説明するための説明図
である。
である。
１…中央演算制御装置 ２…記憶部 ３…コントロールバス ４…アドレスバス ５…データバス ６…行レジスタ ７，１０…比較器 ８…行カウンタ ９…列レジスタ １１…列カウンタ １２…加算器 １３…プリセッタブルカウンタ １４…アドレスデコーダ １５…ビットデコーダ １６…データレジスタ １７…ビットセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 雅美 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 (72)発明者 野原 学 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 (72)発明者 児玉 泰輝 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 (72)発明者 小田川 智 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 (72)発明者 岡村 正寛 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 (72)発明者 秋本 尚行 埼玉県鶴ヶ島市富士見６丁目１番１号 パ イオニア株式会社総合研究所内 Ｆターム(参考） 5B001 AB02 AC05 AD04 AE04 5J065 AA03 AB01 AC01 AG06 AH05 AH06 AH07
Claims (4)
- 【請求項１】 ｐビット長のビットデータ列を有する元
データをｉ行ｊ列のマトリックス状に仮想的に配列する
ものとして、前記各行ｉに位置する各ビットデータを前
記各列ｊの順に沿って選択することで、前記元データを
インターリーブする方式の符号誤り訂正回路であって、 ２のべき乗のビット長２ｎを有する記憶領域を複数備え
る記憶手段と、 前記記憶手段の各記憶領域に、前記元データを記憶させ
る制御手段と、 前記仮想的なマトリックスにおける前記ｉ行の位置を指
す第１のデータを生成する第１のデータ生成手段と、 前記仮想的なマトリックスにおける前記ｊ列の位置を指
す第２のデータを生成する第２のデータ生成手段と、 前記第１，第２のデータに基づいて、前記ｊ列の位置に
存在するビットデータの記憶されている前記記憶手段の
記憶領域を指すアドレスデータを生成して前記制御手段
に転送するアドレスデコード手段と、 前記第１，第２のデータに基づいて、前記アドレスデー
タの指す前記記憶領域に記憶されているビットデータの
うち、前記ｉ行の位置に存在するビットデータを指すビ
ット選択データを生成する選択データデコード手段と、 前記制御手段の制御下で前記アドレスデータに対応する
前記記憶手段の記憶領域から読み出したビット長２ｎの
ビットデータ列を保持するデータ保持手段と、 前記データ保持手段に保持されたビット長２ｎのビット
データ列の中から、前記ビット選択データの指すビット
データを選択して出力するビット選択手段とを具備し、 前記制御手段が、前記第１，第２のデータ生成手段、ア
ドレスデコード手段、選択データデコード手段、データ
保持手段及びビット選択手段を、前記仮想的なマトリッ
クスにおける前記各行ｉと各列ｊの順に沿って選択する
タイミングに従って制御することで、前記ビット選択手
段の出力をインターリーブされたデータとして出力させ
ることを特徴とする符号誤り訂正回路。 - 【請求項２】 ｐビット長のビットデータ列を有する元
データをｉ行ｊ列のマトリックス状に仮想的に配列する
ものとして、前記各行ｉに位置する各ビットデータを前
記各列ｊの順に沿って選択することで、前記元データを
インターリーブする符号誤り訂正方法であって、 ２のべき乗のビット長２ｎを有する記憶領域を複数備え
る記憶手段を備えておき、 前記記憶手段の各記憶領域に、前記元データを記憶させ
る第１の工程と、 前記仮想的なマトリックスにおける前記ｉ行の位置を指
す第１のデータを生成する第２の工程と、 前記仮想的なマトリックスにおける前記ｊ列の位置を指
す第２のデータを生成する第３の工程と前記第１，第２
のデータに基づいて、前記ｊ列の位置に存在するビット
データの記憶されている前記記憶手段の記憶領域を指す
アドレスデータを生成する第４の工程と、 前記第１，第２のデータに基づいて、前記アドレスデー
タの指す前記記憶領域に記憶されているビットデータの
うち、前記ｉ行の位置に存在するビットデータを指すビ
ット選択データを生成する第５の工程と、 前記アドレスデータに対応する前記記憶手段の記憶領域
からビット長２ｎのビットデータ列を読み出して保持す
る第６の工程と、 前記第６の工程で保持したビット長２ｎのビットデータ
列の中から、前記ビット選択データの指すビットデータ
を、インターリーブされたデータとして選択する第７の
工程とを備えることを特徴とする符号誤り訂正方法。 - 【請求項３】 前記符号誤り訂正回路は、送信データを
インターリーブルして送信する通信装置に備えられるこ
とを特徴とする請求項１に記載の符号誤り訂正回路。 - 【請求項４】 前記符号誤り訂正方法は、送信データを
インターリーブルして送信する通信装置に適用されるこ
とを特徴とする請求項２に記載の符号誤り訂正方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696099A JP3973066B2 (ja) | 1999-09-10 | 1999-09-10 | 符号誤り訂正回路及び符号誤り訂正方法 |
| US09/657,805 US6701468B1 (en) | 1999-09-10 | 2000-09-08 | Code error correcting circuit, code error correcting method, communicating apparatus and communicating method |
| EP00119368A EP1083663A3 (en) | 1999-09-10 | 2000-09-08 | Code error correcting circuit, code error correcting method, communicating apparatus and communicating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696099A JP3973066B2 (ja) | 1999-09-10 | 1999-09-10 | 符号誤り訂正回路及び符号誤り訂正方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001084155A true JP2001084155A (ja) | 2001-03-30 |
| JP2001084155A5 JP2001084155A5 (ja) | 2005-05-19 |
| JP3973066B2 JP3973066B2 (ja) | 2007-09-05 |
Family
ID=17299772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25696099A Expired - Fee Related JP3973066B2 (ja) | 1999-09-10 | 1999-09-10 | 符号誤り訂正回路及び符号誤り訂正方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6701468B1 (ja) |
| EP (1) | EP1083663A3 (ja) |
| JP (1) | JP3973066B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934196B2 (en) | 2001-07-24 | 2005-08-23 | Kabushiki Kaisha Toshiba | Memory module with magnetoresistive elements and a method of reading data from in-row and in-column directions |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518295B1 (ko) * | 2003-03-14 | 2005-10-04 | 삼성전자주식회사 | 디지털 통신 시스템의 디인터리빙장치 및 그의디인터리빙방법 |
| US9001921B1 (en) * | 2004-02-18 | 2015-04-07 | Marvell International Ltd. | Circuits, architectures, methods, algorithms, software, and systems for improving the reliability of data communications having time-dependent fluctuations |
| CN101159510B (zh) * | 2007-11-16 | 2011-09-28 | 海能达通信股份有限公司 | 一种提高信息比特传输可靠性的方法 |
| US8661320B2 (en) * | 2011-10-07 | 2014-02-25 | Aeroflex Colorado Springs Inc. | Independent orthogonal error correction and detection |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105638A (ja) * | 1993-10-05 | 1995-04-21 | Matsushita Electric Ind Co Ltd | 画像データの記録再生装置 |
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| US5898710A (en) * | 1995-06-06 | 1999-04-27 | Globespan Technologies, Inc. | Implied interleaving, a family of systematic interleavers and deinterleavers |
| US5818789A (en) * | 1995-10-10 | 1998-10-06 | Holtek Microelectronics, Inc. | Device and method for memory access |
| US5828671A (en) * | 1996-04-10 | 1998-10-27 | Motorola, Inc. | Method and apparatus for deinterleaving an interleaved data stream |
| JPH09288895A (ja) * | 1996-04-19 | 1997-11-04 | Toshiba Corp | ３値記憶半導体記憶システム |
| JP2865078B2 (ja) * | 1996-10-02 | 1999-03-08 | 日本電気株式会社 | 半導体記憶装置 |
| US5912898A (en) * | 1997-02-27 | 1999-06-15 | Integrated Device Technology, Inc. | Convolutional interleaver/de-interleaver |
| TW378330B (en) * | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
| US5928371A (en) * | 1997-07-25 | 1999-07-27 | Motorola, Inc. | Systems for programmably interleaving and de-interleaving data and method thereof |
| US6014761A (en) * | 1997-10-06 | 2000-01-11 | Motorola, Inc. | Convolutional interleaving/de-interleaving method using pointer incrementing across predetermined distances and apparatus for data transmission |
| JP4002327B2 (ja) * | 1997-11-04 | 2007-10-31 | 株式会社日立製作所 | ディジタル信号処理回路 |
| KR100323254B1 (ko) * | 1998-04-24 | 2002-02-04 | 아끼구사 나오유끼 | 반도체 집적 회로 |
| US6178530B1 (en) * | 1998-04-24 | 2001-01-23 | Lucent Technologies Inc. | Addressing scheme for convolutional interleaver/de-interleaver |
| JP3629144B2 (ja) * | 1998-06-01 | 2005-03-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6353900B1 (en) * | 1998-09-22 | 2002-03-05 | Qualcomm Incorporated | Coding system having state machine based interleaver |
-
1999
- 1999-09-10 JP JP25696099A patent/JP3973066B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-08 EP EP00119368A patent/EP1083663A3/en not_active Withdrawn
- 2000-09-08 US US09/657,805 patent/US6701468B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934196B2 (en) | 2001-07-24 | 2005-08-23 | Kabushiki Kaisha Toshiba | Memory module with magnetoresistive elements and a method of reading data from in-row and in-column directions |
| US7123539B2 (en) | 2001-07-24 | 2006-10-17 | Kabushiki Kaisha Toshiba | Memory modules with magnetoresistive elements and method of reading data from row or column directions |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1083663A3 (en) | 2004-06-23 |
| US6701468B1 (en) | 2004-03-02 |
| EP1083663A2 (en) | 2001-03-14 |
| JP3973066B2 (ja) | 2007-09-05 |
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