JP3068077B2 - 送信回路及び受信回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、送信回路及び受信
回路に関し、特に各々の内部でパラレル信号を扱う半導
体集積回路の間のシリアル信号による情報伝達を達成す
るための送信回路及び受信回路に関するものである。

【０００２】

【従来の技術】膨大な動画像データの処理を背景とし
て、１枚のプリント配線板上に実装された複数の半導体
集積回路の間における高速の情報伝達が求められてい
る。例えば、ＣＰＵ（Central Processing Unit）とメ
モリとの間のデータ信号、アドレス信号、その他の制御
信号による情報伝達がそれである。各半導体集積回路の
内部におけるパラレル信号処理の単位は年々増大してき
ており、例えば６４ビット、１２８ビット等の内部バス
が採用されつつある。

【０００３】特開平２−３１０７６２号公報には、半導
体集積回路の間のパラレル信号伝送における多数の信号
の同時スイッチングに起因したノイズの問題を回避する
ために、外部データバス上に送信した第１のパラレル信
号を第２のパラレル信号に切り換える際に、変化するビ
ットの数が全ビット数の半分以下となるように第２のパ
ラレル信号の極性を決定し、該決定された極性に関する
１ビットの信号を第２のパラレル信号とともに伝送する
技術が開示されている。この技術によれば、バス上で同
時に変化するビットの数が常に全ビット数の半数以下に
抑えられる。

【０００４】米国特許５，５７２，７３６号には、パラ
レル信号伝送における同様の問題を回避するために、デ
ータワードをコードワードの形でバス上に送信する技術
が開示されている。コードワードは、連続するコードワ
ードの遷移に伴って変化するビットの数が最小になるよ
うに組み立てられる。この技術によれば、データワード
から生成されたコードワードと、データワードからコー
ドワードへのマッピングを指定するためのスイッチング
コードとを用いたパラレル信号伝送が実行される。

【０００５】ところが、パラレル信号伝送は多数の信号
線を必要とし、該多数の信号線をプリント配線板上の限
られたスペースに敷設しなければならない。したがっ
て、パラレル信号伝送のための外部バスのビット数には
自ずと制約がある。また、一部の信号線に迂回配線を採
用すると、等長配線を実現できないために遅延の違いが
生じる問題がある。

【０００６】そこで、パラレル信号伝送方式に代えてシ
リアル信号伝送方式を採用することが考えられている。
送信側の半導体集積回路にパラシリ（パラレル−シリア
ル）変換器を、受信側の半導体集積回路にシリパラ（シ
リアル−パラレル）変換器をそれぞれ設け、両半導体集
積回路の間でシリアルな情報伝達を達成するのである。
例えば８ビット毎にパラシリ変換及びシリパラ変換を行
うこととすると、情報の伝達に必要な信号線の数（外部
バスのビット数）が８分の１に削減され、プリント配線
板上で等長配線を容易に実現できるようになる。

【０００７】

【発明が解決しようとする課題】上記シリアル信号伝送
方式はパラレル信号をそのままシリアル信号に変換する
ものであったので、例えば８ビットの内部パラレルデー
タ“１０１０１０１０”を何回も繰り返し伝送する状況
を考えると、シリアル信号において常に“１”と“０”
の間を往復するビット遷移が要求される。ここで、Ｍを
２以上の整数とし、Ｍビットのシリアル信号伝送におけ
るビット遷移確率ＢＴＰを、 ＢＴＰ＝ｍ／（Ｍ−１） のように定義する。分母Ｍ−１はビット遷移が生じ得る
場合の数を、分子ｍは実際に生じたビット遷移の数をそ
れぞれ表している。ｍは、０以上、かつＭ−１以下の整
数である。例えば、上記８ビットデータ“１０１０１０
１０”に対応したシリアル信号のビット遷移確率は、７
／７＝１である。上記コードワードとスイッチングコー
ドとを採用しても、マッピングにより得られたコードワ
ードが“１０１０１０１０”になれば、その場合のシリ
アル信号のビット遷移確率はやはり１になってしまう。

【０００８】シリアル信号のビット遷移確率が高くなる
と、様々な問題が生じる。例えば、高い情報伝達速度を
得ようとしてクロックレートをあまり上げ過ぎると、消
費電力の増大が生じるだけでなく、信号線のインダクタ
ンス成分に起因した反射の影響がシリアル信号の波形に
顕著に現れる結果、該シリアル信号の電圧レベルの変化
がビット遷移に追随できなくなる。つまり、シリアル信
号の電圧レベルが論理値“１”のレベルまで上がらない
うちに下げられたり、論理値“０”のレベルまで下がら
ないうちに上げられたりすることとなり、信号伝送エラ
ーが発生する。したがって、従来は高い情報伝達速度が
得られなかった。

【０００９】本発明の目的は、各々の内部でパラレル信
号を扱う半導体集積回路の間の、低いビット遷移確率を
有するシリアル信号による情報伝達を達成するための送
信回路及び受信回路を提供することにある。

【００１０】本発明の他の目的は、各々の内部でパラレ
ル信号を扱う半導体集積回路の間のシリアル信号による
高速情報伝達を達成するための送信回路及び受信回路を
提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、伝達すべき情報を含んだパラレル信号
（原始パラレル信号）から送信側で送信履歴又は送信予
測を参照してコード化パラレル信号を生成し、該生成さ
れたコード化パラレル信号をパラシリ変換にかけること
としたものである。受信側では、シリパラ変換の後に、
受信履歴又は受信予測を参照して情報の復元を行う。

【００１２】本発明のある見地によれば、生成されたコ
ード化パラレル信号は、ある送信処理済みのパラレル信
号と原始パラレル信号との関係を表し、かつ互いに同じ
値を持つ隣接ビットを有する信号である。これにより、
送信シリアル信号のビット遷移確率が低減される。

【００１３】本発明の他の見地によれば、生成されたコ
ード化パラレル信号は、ある送信処理済みのパラレル信
号と原始パラレル信号との関係を表し、かつ原始パラレ
ル信号より少ないビット数を有する信号である。多くの
場合に原始パラレル信号に時間軸方向の相関関係が存在
する点に着目したものである。これにより、伝達すべき
情報が持つ冗長性が排除されて、情報圧縮が行われる。

【００１４】具体的には、本発明に係る第１の送信回路
は、各々の内部でパラレル信号を扱う第１及び第２の半
導体集積回路の間のシリアル信号による情報伝達を達成
するために第１の半導体集積回路に設けられた送信回路
であって、第１の半導体集積回路の内部から原始パラレ
ル信号を受け取るための入力手段と、原始パラレル信号
を第１のシリアル信号に変換するための第１の変換手段
と、ある送信処理済みのパラレル信号と原始パラレル信
号との関係を表しかつ互いに同じ値を持つ隣接ビットを
有するコード化パラレル信号の生成を試行し、かつ該生
成に成功した場合にはコード化有りを、失敗した場合に
はコード化無しをそれぞれ示すフラグ信号を生成するた
めのエンコード手段と、コード化パラレル信号を第２の
シリアル信号に変換するための第２の変換手段と、フラ
グ信号がコード化無しを示す場合には第１のシリアル信
号を、フラグ信号がコード化有りを示す場合には第２の
シリアル信号をそれぞれ選択するための送信選択手段と
を備えた構成を採用したものである。送信選択手段によ
り選択された第１又は第２のシリアル信号は、エンコー
ド手段により生成されたフラグ信号とともに第２の半導
体集積回路へ向けて送信される。

【００１５】上記第１の送信回路に対応して、本発明に
係る第１の受信回路は、各々の内部でパラレル信号を扱
う第１及び第２の半導体集積回路の間のシリアル信号に
よる情報伝達を達成するために、第１の半導体集積回路
からシリアル信号とともに該シリアル信号のコード化の
有無を示すフラグ信号を受信するように第２の半導体集
積回路に設けられた受信回路であって、コード化無しを
示すフラグ信号とともに受信したシリアル信号を原始パ
ラレル信号に変換するための第１の変換手段と、コード
化有りを示すフラグ信号とともに受信したシリアル信号
を互いに同じ値を持つ隣接ビットを有するコード化パラ
レル信号に変換するための第２の変換手段と、該コード
化パラレル信号から再生パラレル信号を生成するための
デコード手段と、フラグ信号がコード化無しを示す場合
には原始パラレル信号を、フラグ信号がコード化有りを
示す場合には再生パラレル信号をそれぞれ選択するため
の受信選択手段と、該受信選択手段により選択された原
始パラレル信号又は再生パラレル信号を第２の半導体集
積回路の内部へ供給するための出力手段とを備えた構成
を採用したものである。

【００１６】また、本発明に係る第２の送信回路は、各
々の内部でパラレル信号を扱う第１及び第２の半導体集
積回路の間のシリアル信号による情報伝達を達成するた
めに第１の半導体集積回路に設けられた送信回路であっ
て、第１の半導体集積回路の内部から原始パラレル信号
を受け取るための入力手段と、原始パラレル信号を第１
のシリアル信号に変換するための第１の変換手段と、あ
る送信処理済みのパラレル信号と原始パラレル信号との
関係を表しかつ原始パラレル信号より少ないビット数を
有するコード化パラレル信号の生成を試行し、かつ該生
成に成功した場合にはコード化有りを、失敗した場合に
はコード化無しをそれぞれ示すフラグ信号を生成するた
めのエンコード手段と、コード化パラレル信号を第２の
シリアル信号に変換するための第２の変換手段と、フラ
グ信号がコード化無しを示す場合には第１のシリアル信
号を、フラグ信号がコード化有りを示す場合には第２の
シリアル信号をそれぞれ選択するための送信選択手段と
を備えた構成を採用したものである。送信選択手段によ
り選択された第１又は第２のシリアル信号は、エンコー
ド手段により生成されたフラグ信号とともに第２の半導
体集積回路へ向けて送信される。

【００１７】上記第２の送信回路に対応して、本発明に
係る第２の受信回路は、各々の内部でパラレル信号を扱
う第１及び第２の半導体集積回路の間のシリアル信号に
よる情報伝達を達成するために、第１の半導体集積回路
からシリアル信号とともに該シリアル信号のコード化の
有無を示すフラグ信号を受信するように第２の半導体集
積回路に設けられた受信回路であって、コード化無しを
示すフラグ信号とともに受信したシリアル信号を原始パ
ラレル信号に変換するための第１の変換手段と、コード
化有りを示すフラグ信号とともに受信したシリアル信号
を原始パラレル信号より少ないビット数を有するコード
化パラレル信号に変換するための第２の変換手段と、該
コード化パラレル信号から原始パラレル信号と同じビッ
ト数を有する再生パラレル信号を生成するためのデコー
ド手段と、フラグ信号がコード化無しを示す場合には原
始パラレル信号を、フラグ信号がコード化有りを示す場
合には再生パラレル信号をそれぞれ選択するための受信
選択手段と、該受信選択手段により選択された原始パラ
レル信号又は再生パラレル信号を第２の半導体集積回路
の内部へ供給するための出力手段とを備えた構成を採用
したものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら説明する。

【００１９】図１は、メモリからＣＰＵへの画像データ
の伝送に本発明を応用した例を示している。図１中のメ
モリ２００及びＣＰＵ３００は、各々の内部で８ビット
単位のパラレル信号を扱う半導体集積回路であるものと
する。１フレームの画像データを記憶したメモリ２００
は送信回路１０を、該画像データの処理を司るＣＰＵ３
００は受信回路１１０をそれぞれ備えている。送信回路
１０は、メモリ２００の内部から８ビットの原始パラレ
ル信号Ｐを受け取り、シリアル信号Ｓと、該シリアル信
号Ｓのコード化の有無を示すフラグ信号Ｆとを送信する
ものである。受信回路１１０は、送信されてきたシリア
ル信号Ｓ及びフラグ信号Ｆを受け取り、復元した８ビッ
トの原始パラレル信号ＰをＣＰＵ３００の内部へ供給す
るものである。

【００２０】図２は、図１中の送信回路１０の内部構成
例を示している。図２によれば、送信回路１０は、メモ
リ２００の内部から与えられた８ビットの原始パラレル
信号Ｐをラッチしこれをラッチされた原始パラレル信号
Ｘとして供給するための８ビットラッチ１１と、原始パ
ラレル信号Ｘを第１のシリアル信号ＳＸに変換するため
の第１のパラシリ変換器１２と、ある送信処理済みのパ
ラレル信号と原始パラレル信号Ｘとの関係を表す２ビッ
トのコード化パラレル信号Ｙの生成を試行し、該生成に
成功した場合にはコード化有りを、失敗した場合にはコ
ード化無しをそれぞれ示す１ビットのフラグ信号Ｆを生
成するためのエンコード回路１３と、コード化パラレル
信号Ｙを第２のシリアル信号ＳＹに変換するための第２
のパラシリ変換器１４と、フラグ信号Ｆがコード化無し
（Ｆ＝０）を示す場合には第１のシリアル信号ＳＸを、
フラグ信号Ｆがコード化有り（Ｆ＝１）を示す場合には
第２のシリアル信号ＳＹをそれぞれ送信に係るシリアル
信号Ｓとして選択するための送信セレクタ１５とを備え
ている。このシリアル信号Ｓは、エンコード回路１３に
より生成されたフラグ信号Ｆとともに送信される。

【００２１】図２中のエンコード回路１３は、４個の送
信処理済みパラレル信号を記憶するための参照テーブル
２１と、該参照テーブル２１に記憶されたパラレル信号
の各々と原始パラレル信号Ｘとを比較するためのコンパ
レータ２２と、上記２ビットのコード化パラレル信号Ｙ
を供給するためのエンコーダ２３と、上記１ビットのフ
ラグ信号Ｆを供給するための論理回路２４とを備えてい
る。参照テーブル２１は、４段のレジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３で構成されたシフトレジスタ３１
と、該シフトレジスタ３１のリード・ライトを制御する
ためのＲ／Ｗ制御器３２とを備えている。Ｒ／Ｗ制御器
３２は、シフトレジスタ３１に送信処理済みの互いに異
なる４個の８ビットパラレル信号が記憶されるように、
原始パラレル信号Ｘ（＝Ｐ）に対応する第１のシリアル
信号ＳＸが送信セレクタ１５により選択された場合、す
なわちフラグ信号Ｆがコード化無し（Ｆ＝０）を示す場
合に限って原始パラレル信号Ｘをシフトレジスタ３１の
初段レジスタＳＲ０に書き込むようになっている。コン
パレータ２２は、４段のレジスタＳＲ０，ＳＲ１，ＳＲ
２，ＳＲ３の各々に記憶されたパラレル信号と、原始パ
ラレル信号Ｘとを比較する。レジスタＳＲ０に記憶され
たパラレル信号と原始パラレル信号Ｘとが一致すると一
致信号Ｃ０が“１”にセットされ、レジスタＳＲ１に記
憶されたパラレル信号と原始パラレル信号Ｘとが一致す
ると一致信号Ｃ１が“１”にセットされ、レジスタＳＲ
２に記憶されたパラレル信号と原始パラレル信号Ｘとが
一致すると一致信号Ｃ２が“１”にセットされ、レジス
タＳＲ３に記憶されたパラレル信号と原始パラレル信号
Ｘとが一致すると一致信号Ｃ３が“１”にセットされる
ようになっている。つまり、一致信号Ｃ０，Ｃ１，Ｃ
２，Ｃ３は、参照テーブル２１に記憶された４個のパラ
レル信号のうち原始パラレル信号Ｘと一致するパラレル
信号の記憶場所を示している。ただし、原始パラレル信
号Ｘと一致するパラレル信号が参照テーブル２１の中に
存在しない場合には、一致信号Ｃ０，Ｃ１，Ｃ２，Ｃ３
の全てが“０”である。エンコーダ２３は、これらの一
致信号Ｃ０，Ｃ１，Ｃ２，Ｃ３を２ビットのコード化パ
ラレル信号Ｙに変換する。すなわち、（Ｃ０，Ｃ１，Ｃ
２，Ｃ３）＝（１，０，０，０）ならばＹ＝（０，０）
であり、（Ｃ０，Ｃ１，Ｃ２，Ｃ３）＝（０，１，０，
０）ならばＹ＝（０，１）であり、（Ｃ０，Ｃ１，Ｃ
２，Ｃ３）＝（０，０，１，０）ならばＹ＝（１，０）
であり、（Ｃ０，Ｃ１，Ｃ２，Ｃ３）＝（０，０，０，
１）ならばＹ＝（１，１）である。論理回路２４は、一
致信号Ｃ０，Ｃ１，Ｃ２，Ｃ３の論理和をフラグ信号Ｆ
として供給するものであって、原始パラレル信号Ｘと一
致するパラレル信号が参照テーブル２１の中に存在する
場合にはフラグ信号Ｆがコード化有り（Ｆ＝１）を示
し、そうでない場合にはフラグ信号Ｆがコード化無し
（Ｆ＝０）を示すように、該フラグ信号Ｆの論理値を決
定するようになっている。

【００２２】図２の送信回路１０によれば、シフトレジ
スタ３１が空の状態で８ビットの原始パラレル信号Ｐの
供給を受けると、フラグ信号Ｆが“０”になるので、８
ビットの原始パラレル信号Ｘ（＝Ｐ）のパラシリ変換結
果がシリアル信号Ｓとして送信されるとともに、該原始
パラレル信号Ｘがシフトレジスタ３１の中に送信履歴と
して残される。同様にして、送信履歴が次第に蓄積され
ていく。そして、コード化に成功（Ｆ＝１）した場合に
は、８ビットの原始パラレル信号Ｘのパラシリ変換結果
ではなくて、２ビットのコード化パラレル信号Ｙのパラ
シリ変換結果がシリアル信号Ｓとして送信される。した
がって、クロックレートが同じであるものとすると、単
位時間あたりに伝達できる情報の量が従来に比べて４倍
に増大する。クロックレートを半減しても、従来に比べ
て２倍速の情報伝達を達成できる。また、コード化に失
敗（Ｆ＝０）した場合には原始パラレル信号Ｘのパラシ
リ変換結果がシリアル信号Ｓとして送信されるので、最
悪の場合でも従来と同等の情報伝達速度を実現できる。
しかも、レジスタＳＲ０に記憶されたパラレル信号と原
始パラレル信号Ｘとが一致する限りコード化パラレル信
号Ｙが“００”になるので、シリアル信号Ｓのビット遷
移確率が０に低減されて都合がよい。なお、コンパレー
タ２２は、レジスタＳＲ０に記憶されたパラレル信号と
原始パラレル信号Ｘとが完全には一致しなくとも、ほぼ
一致したときに、一致信号Ｃ０を“１”にセットするよ
うにしてもよい。他の一致信号Ｃ１，Ｃ２，Ｃ３につい
ても同様である。

【００２３】図３は、図１中の受信回路１１０の内部構
成例を示しており、図２の送信回路１０に対応したもの
である。図３によれば、受信回路１１０は、受信したフ
ラグ信号Ｆをラッチするための１ビットラッチ１１１
と、コード化無し（Ｆ＝０）を示すフラグ信号Ｆととも
に受信したシリアル信号Ｓを８ビットの原始パラレル信
号Ｘに変換するための第１のシリパラ変換器１１２と、
コード化有り（Ｆ＝１）を示すフラグ信号Ｆとともに受
信したシリアル信号Ｓを２ビットのコード化パラレル信
号Ｙに変換するための第２のシリパラ変換器１１３と、
受信履歴を参照してコード化パラレル信号Ｙから８ビッ
トの再生パラレル信号ＸＲを生成するためのデコード回
路１１４と、フラグ信号Ｆがコード化無し（Ｆ＝０）を
示す場合には原始パラレル信号Ｘを、フラグ信号Ｆがコ
ード化有り（Ｆ＝１）を示す場合には再生パラレル信号
ＸＲをそれぞれ被選択パラレル信号ＸＳとして供給する
ための受信セレクタ１１５と、該被選択パラレル信号Ｘ
Ｓをラッチしこれをラッチされた原始パラレル信号Ｐと
してＣＰＵ３００の内部へ供給するための８ビットラッ
チ１１６とを備えている。

【００２４】図３中のデコード回路１１４は、受信処理
の結果を表す４個のパラレル信号を記憶するように４段
のレジスタＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３で構成され
たシフトレジスタ１２１と、該シフトレジスタ１２１の
リード・ライトを制御するためのＲ／Ｗ制御器１２２
と、シフトレジスタ１２１に記憶された４個のパラレル
信号の中から、上記２ビットのコード化パラレル信号Ｙ
により指定された記憶場所のパラレル信号を上記８ビッ
トの再生パラレル信号ＸＲとして選択するためのマルチ
プレクサ１２３とを備えている。Ｒ／Ｗ制御器１２２
は、シフトレジスタ１２１に受信処理の結果を表す互い
に異なる４個の８ビットパラレル信号が記憶されるよう
に、原始パラレル信号Ｘが受信セレクタ１１５により選
択された場合、すなわちフラグ信号Ｆがコード化無し
（Ｆ＝０）を示す場合に限って原始パラレル信号Ｘをシ
フトレジスタ１２１の初段レジスタＳＲ０に書き込むよ
うになっている。マルチプレクサ１２３は、Ｙ＝（０，
０）ならばレジスタＳＲ０に記憶されたパラレル信号
を、Ｙ＝（０，１）ならばレジスタＳＲ１に記憶された
パラレル信号を、Ｙ＝（１，０）ならばレジスタＳＲ２
に記憶されたパラレル信号を、Ｙ＝（１，１）ならばレ
ジスタＳＲ３に記憶されたパラレル信号をそれぞれ再生
パラレル信号ＸＲとして選択する。

【００２５】図３の受信回路１１０によれば、シフトレ
ジスタ１２１が空の状態でコード化無し（Ｆ＝０）を示
すフラグ信号Ｆとともにシリアル信号Ｓを受信すると、
該シリアル信号Ｓのシリパラ変換結果である８ビットの
原始パラレル信号Ｘ（＝ＸＳ＝Ｐ）が得られるだけでな
く、該原始パラレル信号Ｘがシフトレジスタ１２１の中
に受信履歴として残される。同様にして、受信履歴が次
第に蓄積されていく。このシフトレジスタ１２１に蓄積
された受信履歴は、図２の送信回路１０中のシフトレジ
スタ３１に蓄積された送信履歴と常に一致する。したが
って、フラグ信号Ｆがコード化有り（Ｆ＝１）を示す場
合の情報伝達を齟齬なく実現できる。

【００２６】１フレームの画像データの中には多くの場
合に周期性が存在する。図２の送信回路１０と図３の受
信回路１１０との組み合わせは、この周期性を利用して
伝達情報の圧縮を図るものである。ここで、ある画素の
輝度データと色データとに続けて次の画素の輝度データ
と色データとを送信するのではなくて、複数の画素の輝
度データをまとめて送信し終えた後に該複数の画素の色
データをまとめて送信するようにすれば、コード化の成
功確率が高くなる。音声データの中にも多くの場合に周
期性が存在するので、図２の送信回路１０と図３の受信
回路１１０との組み合わせを音声データの伝送に応用す
ることもできる。また、同組み合わせは、ＣＰＵ３００
からメモリ２００へのアドレスの伝送にも応用できる。

【００２７】図１中のメモリ２００及びＣＰＵ３００の
各々の内部で例えば６４ビット単位のパラレル信号処理
が行われる場合には、７個の送信回路１０と７個の受信
回路１１０とを追加すればよい。原始パラレル信号Ｐの
ビット数を変更してもよい。図２及び図３において送信
履歴及び受信履歴として残すパラレル信号の数も変更可
能であり、これに応じてコード化パラレル信号Ｙのビッ
ト数が変更される。

【００２８】図４は、本発明に係る送信回路の他の構成
例を示している。図４の構成は、図２中の参照テーブル
２１の内部構成を変更したものであって、漸増又は漸減
するデータの伝送に好適なものである。図４における参
照テーブル２１は、原始パラレル信号Ｘが送信処理済み
となった時点で該原始パラレル信号Ｘに４種類の演算処
理（＋０加算、＋１加算、−１加算及び−２加算）を施
すための演算器４１と、該演算器４１の演算結果を表す
４個の８ビットパラレル信号を記憶するように４個の部
分レジスタＲ０，Ｒ１，Ｒ２，Ｒ３で構成されたレジス
タ４２と、該レジスタ４２のリード・ライトを制御する
ためのＲ／Ｗ制御器４３とを備えている。レジスタ４２
に記憶されたパラレル信号の各々は、コンパレータ２２
により新たな原始パラレル信号Ｘと比較される。Ｒ／Ｗ
制御器４３は、原始パラレル信号Ｘが送信処理済みにな
る毎に必ずレジスタ４２を更新するようになっている。

【００２９】図４の送信回路１０によれば、レジスタ４
２が空の状態で８ビットの原始パラレル信号Ｐの供給を
受けると、フラグ信号Ｆが“０”になるので、８ビット
の原始パラレル信号Ｘ（＝Ｐ）のパラシリ変換結果がシ
リアル信号Ｓとして送信されるとともに、該原始パラレ
ル信号Ｘに係る４個の演算結果（Ｘ＋０、Ｘ＋１、Ｘ−
１及びＸ−２）がレジスタ４２の中に送信予測として残
される。そして、新たな原始パラレル信号Ｐの供給を受
けると、これに等しい新たな原始パラレル信号Ｘと、レ
ジスタ４２の中に送信予測として残された前の原始パラ
レル信号Ｘに係る４個の演算結果（Ｘ＋０、Ｘ＋１、Ｘ
−１及びＸ−２）とがコンパレータ２２により比較され
る。この際、新たな原始パラレル信号Ｘによって表され
る値が前の原始パラレル信号Ｘによって表される値又は
その近傍の値である限り、一致信号Ｃ０，Ｃ１，Ｃ２，
Ｃ３のうちのいずれかが“１”にセットされる。２ビッ
トのコード化パラレル信号Ｙと、１ビットのフラグ信号
Ｆとは、図２の場合と同様に、参照テーブル２１に記憶
された４個のパラレル信号のうち原始パラレル信号Ｘと
一致するパラレル信号の記憶場所を示す一致信号Ｃ０，
Ｃ１，Ｃ２，Ｃ３に基づいて生成される。このうち、コ
ード化パラレル信号Ｙは、原始パラレル信号Ｘの変化方
向及び変化量を示している。このようにしてコード化に
成功（Ｆ＝１）すると、８ビットの原始パラレル信号Ｘ
のパラシリ変換結果ではなくて、２ビットのコード化パ
ラレル信号Ｙのパラシリ変換結果がシリアル信号Ｓとし
て送信される。したがって、クロックレートが同じであ
るものとすると、単位時間あたりに伝達できる情報の量
が従来に比べて４倍に増大する。また、コード化に失敗
（Ｆ＝０）した場合には原始パラレル信号Ｘのパラシリ
変換結果がシリアル信号Ｓとして送信されるので、最悪
の場合でも従来と同等の情報伝達速度を実現できる。し
かも、レジスタＲ０に記憶されたパラレル信号と原始パ
ラレル信号Ｘとが一致する限りコード化パラレル信号Ｙ
が“００”になるので、シリアル信号Ｓのビット遷移確
率が０に低減されて都合がよい。

【００３０】図５は、図４の送信回路１０に対応した受
信回路の構成例を示している。図５の構成は、図３中の
デコード回路１１４の内部構成を変更したものである。
図５におけるデコード回路１１４は、シリアル信号Ｓの
受信処理の結果を表す被選択パラレル信号ＸＳに図４の
場合と同じ４種類の演算処理（＋０加算、＋１加算、−
１加算及び−２加算）を施すための演算器１３１と、該
演算器１３１の演算結果を表す４個の８ビットパラレル
信号を記憶するように４個の部分レジスタＲ０，Ｒ１，
Ｒ２，Ｒ３で構成されたレジスタ１３２と、該レジスタ
１３２のリード・ライトを制御するためのＲ／Ｗ制御器
１３３と、レジスタ１３２に記憶された４個のパラレル
信号の中から、上記２ビットのコード化パラレル信号Ｙ
により指定された記憶場所のパラレル信号を上記８ビッ
トの再生パラレル信号ＸＲとして選択するためのマルチ
プレクサ１３４とを備えている。Ｒ／Ｗ制御器１３３
は、シリアル信号Ｓが受信処理済みになる毎に必ずレジ
スタ１３２を更新するようになっている。マルチプレク
サ１３４は、Ｙ＝（０，０）ならばレジスタＲ０に記憶
されたパラレル信号を、Ｙ＝（０，１）ならばレジスタ
Ｒ１に記憶されたパラレル信号を、Ｙ＝（１，０）なら
ばレジスタＲ２に記憶されたパラレル信号を、Ｙ＝
（１，１）ならばレジスタＲ３に記憶されたパラレル信
号をそれぞれ再生パラレル信号ＸＲとして選択する。

【００３１】図５の受信回路１１０によれば、レジスタ
１３２が空の状態でコード化無し（Ｆ＝０）を示すフラ
グ信号Ｆとともにシリアル信号Ｓを受信すると、該シリ
アル信号Ｓのシリパラ変換結果である８ビットの原始パ
ラレル信号Ｘ（＝ＸＳ＝Ｐ）が得られるだけでなく、該
原始パラレル信号Ｘに係る４個の演算結果（Ｘ＋０、Ｘ
＋１、Ｘ−１及びＸ−２）がレジスタ１３２の中に受信
予測として残される。この受信予測は、図４の送信回路
１０中のレジスタ４２に残された送信予測と常に一致す
る。したがって、フラグ信号Ｆがコード化有り（Ｆ＝
１）を示す場合の情報伝達を齟齬なく実現できる。

【００３２】図４の送信回路１０と図５の受信回路１１
０との組み合わせは、漸増又は漸減するアドレスの伝
送、例えばＣＰＵ３００からメモリ２００へのアドレス
の伝送にも応用できる。すなわち、ＣＰＵ３００の中の
プログラムカウンタから与えられたアドレス信号を原始
パラレル信号Ｐとして送信回路１０へ供給するのであ
る。送信回路１０は、まずコード化無し（Ｆ＝０）を示
すフラグ信号Ｆとともに、与えられたアドレス信号のパ
ラシリ変換結果を送信する。これ以後は、アドレス変化
が＋０、＋１、−１又は−２である限り、２ビットのコ
ード化パラレル信号Ｙのパラシリ変換結果を用いたアド
レス情報の高速伝達が達成される。また、画像中の１ラ
インを構成する画素の数をＮとするとき、図４中の演算
器４１及び図５中の演算器１３１の各々における演算処
理を＋１加算、＋Ｎ加算、−１加算及び−Ｎ加算に変更
すれば、ある画素の上下左右に位置する隣接画素のアド
レス伝送を高速化できる。図５の受信回路１１０におい
て、８ビットラッチ１１６にラッチされた画素アドレス
から任意個数のアドレスを更に自動生成するようにして
もよい。

【００３３】図４の送信回路１０と図５の受信回路１１
０との組み合わせにおいて、原始パラレル信号Ｐのビッ
ト数を変更してもよい。また、図４中の演算器４１及び
図５中の演算器１３１における演算の種類及び数は任意
である。該演算の種類は、反転、シフト等でもよい。演
算の数を変更すると、これに応じてコード化パラレル信
号Ｙのビット数が変更される。

【００３４】なお、１個の付加ビットに応じて図２中の
参照テーブル２１と図４中の参照テーブル２１とを切り
換えることも可能である。該付加ビットはフラグ信号Ｆ
とともに送信され、図３中のデコード回路１１４と図５
中のデコード回路１１４とが該付加ビットに応じて切り
換えられる。

【００３５】図６は、図５の受信回路１１０の変形例を
示している。図６の構成は、受信予測に係る複数個のパ
ラレル信号に代えて、これらのパラレル信号の元になっ
た１個のパラレル信号を残すようにしたものである。図
６におけるデコード回路１１４は、シリアル信号Ｓの受
信処理の結果を表す被選択パラレル信号ＸＳを記憶する
ためのレジスタ１４１と、該レジスタ１４１のリード・
ライトを制御するためのＲ／Ｗ制御器１４２と、レジス
タ１４１に記憶された被選択パラレル信号ＸＳに図４の
場合と同じ４種類の演算処理（＋０加算、＋１加算、−
１加算及び−２加算）を施すための演算器１４３と、該
演算器１４３の演算結果を表す４個のパラレル信号の中
から、上記２ビットのコード化パラレル信号Ｙにより指
定されたパラレル信号を上記８ビットの再生パラレル信
号ＸＲとして選択するためのマルチプレクサ１４４とを
備えている。Ｒ／Ｗ制御器１４２は、シリアル信号Ｓが
受信処理済みになる毎に必ずレジスタ１４１を更新する
ようになっている。マルチプレクサ１４４は、Ｙ＝
（０，０）ならば＋０加算器から供給されたパラレル信
号を、Ｙ＝（０，１）ならば＋１加算器から供給された
パラレル信号を、Ｙ＝（１，０）ならば−１加算器から
供給されたパラレル信号を、Ｙ＝（１，１）ならば−２
加算器から供給されたパラレル信号をそれぞれ再生パラ
レル信号ＸＲとして選択する。図６の受信回路１１０に
よれば、図５の場合と同等の動作が達成される。

【００３６】図７は、本発明に係る送信回路の更に他の
構成例を示している。図７の構成は、図２中のエンコー
ド回路１３の内部構成を変更したものであって、漸増又
は漸減するデータの伝送に好適なものである。図７にお
けるエンコード回路１３は、原始パラレル信号Ｘが送信
処理済みとなった時点で該原始パラレル信号Ｘを記憶す
るためのレジスタ５１と、該レジスタ５１のリード・ラ
イトを制御するためのＲ／Ｗ制御器５２と、新たな原始
パラレル信号Ｘとレジスタ５１に記憶された前の原始パ
ラレル信号Ｘとの差分を表す８ビットの信号ＤＩＦを生
成し、該８ビット信号ＤＩＦを構成する全ビットのうち
の最下位２ビットをコード化パラレル信号Ｙとして供給
するための減算器５３と、該減算器５３で生成された信
号ＤＩＦにより表された差分が所定の範囲（参照信号Ｒ
ＥＦにより定義される範囲）内に収まっている場合には
フラグ信号Ｆがコード化有り（Ｆ＝１）を示し、そうで
ない場合にはフラグ信号Ｆがコード化無し（Ｆ＝０）を
示すように、フラグ信号Ｆの論理値を決定するためのコ
ンパレータ５４とを備えている。Ｒ／Ｗ制御器５２は、
原始パラレル信号Ｘが送信処理済みになる毎に必ずレジ
スタ５１を更新するようになっている。

【００３７】図７の送信回路１０によれば、レジスタ５
１が空の状態で８ビットの原始パラレル信号Ｐの供給を
受けると、８ビットの原始パラレル信号Ｘ（＝Ｐ）のパ
ラシリ変換結果がシリアル信号Ｓとして送信されるとと
もに、該原始パラレル信号Ｘがレジスタ５１の中に送信
履歴として残される。そして、新たな原始パラレル信号
Ｐの供給を受けると、これに等しい新たな原始パラレル
信号Ｘと、レジスタ５１の中に送信履歴として残された
前の原始パラレル信号Ｘとの差分を表す信号ＤＩＦが減
算器５３により生成される。この際、新たな原始パラレ
ル信号Ｘによって表される値が前の原始パラレル信号Ｘ
によって表される値又はその近傍の値である限り、差分
信号ＤＩＦのうちの上位６ビットは全て“０”又は全て
“１”となり、フラグ信号Ｆが“１”にセットされる。
この結果、２ビットのコード化パラレル信号Ｙが有効と
なる。具体的には、ＤＩＦ＝＋１ならばＹ＝（０，１）
であり、ＤＩＦ＝＋０ならばＹ＝（０，０）であり、Ｄ
ＩＦ＝−１ならばＹ＝（１，１）であり、ＤＩＦ＝−２
ならばＹ＝（１，０）である。このようにしてコード化
に成功（Ｆ＝１）すると、８ビットの原始パラレル信号
Ｘのパラシリ変換結果ではなくて、２ビットのコード化
パラレル信号Ｙのパラシリ変換結果がシリアル信号Ｓと
して送信される。したがって、クロックレートが同じで
あるものとすると、単位時間あたりに伝達できる情報の
量が従来に比べて４倍に増大する。また、コード化に失
敗（Ｆ＝０）した場合には原始パラレル信号Ｘのパラシ
リ変換結果がシリアル信号Ｓとして送信されるので、最
悪の場合でも従来と同等の情報伝達速度を実現できる。
しかも、レジスタ５１に記憶されたパラレル信号と原始
パラレル信号Ｘとが一致する限りコード化パラレル信号
Ｙが“００”になるので、シリアル信号Ｓのビット遷移
確率が０に低減されて都合がよい。

【００３８】図８は、図７の送信回路１０に対応した受
信回路の構成例を示している。図８の構成は、図３中の
デコード回路１１４の内部構成を変更したものである。
図８におけるデコード回路１１４は、シリアル信号Ｓの
受信処理の結果を表す被選択パラレル信号ＸＳを記憶す
るためのレジスタ１５１と、該レジスタ１５１のリード
・ライトを制御するためのＲ／Ｗ制御器１５２と、レジ
スタ１５１に記憶されたパラレル信号と上記２ビットの
コード化パラレル信号Ｙの符号拡張結果との和を表す信
号を生成し、該和を表す信号を上記８ビットの再生パラ
レル信号ＸＲとして供給するための加算器１５３とを備
えている。Ｒ／Ｗ制御器１５２は、シリアル信号Ｓが受
信処理済みになる毎に必ずレジスタ１５１を更新するよ
うになっている。

【００３９】図８の受信回路１１０によれば、レジスタ
１５１が空の状態でコード化無し（Ｆ＝０）を示すフラ
グ信号Ｆとともにシリアル信号Ｓを受信すると、該シリ
アル信号Ｓのシリパラ変換結果である８ビットの原始パ
ラレル信号Ｘ（＝ＸＳ＝Ｐ）が得られるだけでなく、該
原始パラレル信号Ｘがレジスタ１５１の中に受信履歴と
して残される。この受信履歴は、図７の送信回路１０中
のレジスタ５１に残された送信履歴と常に一致する。し
たがって、フラグ信号Ｆがコード化有り（Ｆ＝１）を示
す場合の情報伝達を齟齬なく実現できる。

【００４０】図７の送信回路１０と図８の受信回路１１
０との組み合わせは、漸増又は漸減するアドレスの伝送
にも応用できる。原始パラレル信号Ｐのビット数や、コ
ード化パラレル信号Ｙのビット数は変更可能である。

【００４１】上記送信回路及び受信回路の各例は、ＣＰ
Ｕとメモリとの間に限らず、各々の内部でパラレル信号
を扱う任意の半導体集積回路の間のデータ信号、アドレ
ス信号、その他の制御信号の伝送に応用できる。

【００４２】

【発明の効果】以上説明してきたとおり、本発明に係る
第１の送信回路及び第１の受信回路によれば、送信履歴
又は送信予測を参照して隣接ビットの同一化を行い、以
てコード化されたパラレル信号をパラシリ変換にかける
こととしたので、シリアル信号のビット遷移確率を低減
することができる。また、コード化に失敗した場合には
原始パラレル信号のパラシリ変換結果を送受信すること
としたので、最悪の場合でも従来と同等のビット遷移確
率を実現できる効果がある。

【００４３】また、本発明に係る第２の送信回路及び第
２の受信回路によれば、伝達すべき情報が持つ冗長性を
排するように送信履歴又は送信予測を参照して情報圧縮
を行い、以てコード化されたパラレル信号をパラシリ変
換にかけることとしたので、単位時間あたりに伝達でき
る情報の量が従来に比べて飛躍的に増大する。また、情
報圧縮に失敗した場合には原始パラレル信号のパラシリ
変換結果を送受信することとしたので、最悪の場合でも
従来と同等の情報伝達速度を実現できる効果がある。

【図面の簡単な説明】

【図１】本発明に係る送信回路及び受信回路の応用例を
示すブロック図である。

【図２】本発明に係る送信回路の構成例を示すブロック
図である。

【図３】図２の送信回路に対応する、本発明に係る受信
回路の構成例を示すブロック図である。

【図４】本発明に係る送信回路の他の構成例を示すブロ
ック図である。

【図５】図４の送信回路に対応する、本発明に係る受信
回路の他の構成例を示すブロック図である。

【図６】図５の受信回路の変形例を示すブロック図であ
る。

【図７】本発明に係る送信回路の更に他の構成例を示す
ブロック図である。

【図８】図７の送信回路に対応する、本発明に係る受信
回路の更に他の構成例を示すブロック図である。

【符号の説明】

１０ 送信回路 １１ ８ビットラッチ（入力手段） １２ 第１のパラシリ変換器（第１の変換手段） １３ エンコード回路（エンコード手段） １４ 第２のパラシリ変換器（第２の変換手段） １５ 送信セレクタ（送信選択手段） ２１ 参照テーブル ２２ コンパレータ ２３ エンコーダ ２４ 論理回路 ３１ シフトレジスタ ３２ Ｒ／Ｗ制御器 ４１ 演算器 ４２ レジスタ ４３ Ｒ／Ｗ制御器 ５１ レジスタ ５２ Ｒ／Ｗ制御器 ５３ 減算器 ５４ コンパレータ １１０ 受信回路 １１１ １ビットラッチ １１２ 第１のシリパラ変換器（第１の変換手段） １１３ 第２のシリパラ変換器（第２の変換手段） １１４ デコード回路（デコード手段） １１５ 受信セレクタ（受信選択手段） １１６ ８ビットラッチ（出力手段） １２１ シフトレジスタ １２２ Ｒ／Ｗ制御器 １２３ マルチプレクサ １３１ 演算器 １３２ レジスタ １３３ Ｒ／Ｗ制御器 １３４ マルチプレクサ １４１ レジスタ １４２ Ｒ／Ｗ制御器 １４３ 演算器 １４４ マルチプレクサ １５１ レジスタ １５２ Ｒ／Ｗ制御器 １５３ 加算器 ２００ メモリ（第１の半導体集積回路） ３００ ＣＰＵ（第２の半導体集積回路） Ｃ０〜Ｃ３ 一致信号 ＤＩＦ 差分信号 Ｆ フラグ信号 Ｐ 原始パラレル信号 ＲＥＦ 参照信号 Ｓ 送受信に係るシリアル信号 ＳＸ 第１のシリアル信号 ＳＹ 第２のシリアル信号 Ｘ 原始パラレル信号 ＸＲ 再生パラレル信号 ＸＳ 被選択パラレル信号 Ｙ コード化パラレル信号

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 各々の内部でパラレル信号を扱う第１及
   び第２の半導体集積回路の間のシリアル信号による情報
   伝達を達成するために前記第１の半導体集積回路に設け
   られた送信回路であって、 前記第１の半導体集積回路の内部から原始パラレル信号
   を受け取るための入力手段と、 前記原始パラレル信号を第１のシリアル信号に変換する
   ための第１の変換手段と、 ある送信処理済みのパラレル信号と前記原始パラレル信
   号との関係を表しかつ互いに同じ値を持つ隣接ビットを
   有するコード化パラレル信号の生成を試行し、かつ該生
   成に成功した場合にはコード化有りを、失敗した場合に
   はコード化無しをそれぞれ示すフラグ信号を生成するた
   めのエンコード手段と、 前記コード化パラレル信号を第２のシリアル信号に変換
   するための第２の変換手段と、 前記フラグ信号がコード化無しを示す場合には前記第１
   のシリアル信号を、前記フラグ信号がコード化有りを示
   す場合には前記第２のシリアル信号をそれぞれ選択する
   ための送信選択手段とを備え、 前記送信選択手段により選択された前記第１又は第２の
   シリアル信号が、前記エンコード手段により生成された
   フラグ信号とともに前記第２の半導体集積回路へ向けて
   送信されることを特徴とする送信回路。
2. 【請求項２】 各々の内部でパラレル信号を扱う第１及
   び第２の半導体集積回路の間のシリアル信号による情報
   伝達を達成するために前記第１の半導体集積回路に設け
   られた送信回路であって、 前記第１の半導体集積回路の内部から原始パラレル信号
   を受け取るための入力手段と、 前記原始パラレル信号を第１のシリアル信号に変換する
   ための第１の変換手段と、 ある送信処理済みのパラレル信号と前記原始パラレル信
   号との関係を表しかつ該原始パラレル信号より少ないビ
   ット数を有するコード化パラレル信号の生成を試行し、
   かつ該生成に成功した場合にはコード化有りを、失敗し
   た場合にはコード化無しをそれぞれ示すフラグ信号を生
   成するためのエンコード手段と、 前記コード化パラレル信号を第２のシリアル信号に変換
   するための第２の変換手段と、 前記フラグ信号がコード化無しを示す場合には前記第１
   のシリアル信号を、前記フラグ信号がコード化有りを示
   す場合には前記第２のシリアル信号をそれぞれ選択する
   ための送信選択手段とを備え、 前記送信選択手段により選択された前記第１又は第２の
   シリアル信号が、前記エンコード手段により生成された
   フラグ信号とともに前記第２の半導体集積回路へ向けて
   送信されることを特徴とする送信回路。
3. 【請求項３】 請求項１又は２に記載の送信回路におい
   て、 前記エンコード手段は、 送信処理済みの複数のパラレル信号を記憶するためのレ
   ジスタと、 前記レジスタに記憶された複数のパラレル信号の各々と
   前記原始パラレル信号とを比較するためのコンパレータ
   と、 前記コンパレータによる比較の結果に応じて、前記レジ
   スタに記憶された複数のパラレル信号のうち前記原始パ
   ラレル信号と一致するパラレル信号の記憶場所を示す信
   号を前記コード化パラレル信号に変換するためのエンコ
   ーダと、 前記コンパレータによる比較の結果に応じて、前記レジ
   スタに記憶された複数のパラレル信号の中に前記原始パ
   ラレル信号と一致するパラレル信号が存在する場合には
   前記フラグ信号がコード化有りを示し、そうでない場合
   には前記フラグ信号がコード化無しを示すように、前記
   フラグ信号の論理値を決定するための論理回路とを備え
   たことを特徴とする送信回路。
4. 【請求項４】 請求項３記載の送信回路において、 前記レジスタはシフトレジスタであり、 前記エンコード手段は、前記シフトレジスタに送信処理
   済みの互いに異なる複数のパラレル信号が記憶されるよ
   うに、前記原始パラレル信号に対応する前記第１のシリ
   アル信号が前記送信選択手段により選択された場合に限
   って前記原始パラレル信号を前記シフトレジスタに書き
   込むための制御器を更に備えたことを特徴とする送信回
   路。
5. 【請求項５】 請求項１又は２に記載の送信回路におい
   て、 前記エンコード手段は、 送信処理済みのあるパラレル信号に複数の演算処理を施
   すための演算器と、 前記演算器の演算結果を表す複数のパラレル信号を記憶
   するためのレジスタと、 前記レジスタに記憶された複数のパラレル信号の各々と
   前記原始パラレル信号とを比較するためのコンパレータ
   と、 前記コンパレータによる比較の結果に応じて、前記レジ
   スタに記憶された複数のパラレル信号のうち前記原始パ
   ラレル信号と一致するパラレル信号の記憶場所を示す信
   号を前記コード化パラレル信号に変換するためのエンコ
   ーダと、 前記コンパレータによる比較の結果に応じて、前記レジ
   スタに記憶された複数のパラレル信号の中に前記原始パ
   ラレル信号と一致するパラレル信号が存在する場合には
   前記フラグ信号がコード化有りを示し、そうでない場合
   には前記フラグ信号がコード化無しを示すように、前記
   フラグ信号の論理値を決定するための論理回路とを備え
   たことを特徴とする送信回路。
6. 【請求項６】 請求項１又は２に記載の送信回路におい
   て、 前記エンコード手段は、 送信処理済みのあるパラレル信号を記憶するためのレジ
   スタと、 前記原始パラレル信号と前記レジスタに記憶されたパラ
   レル信号との差分を表す信号を生成し、該差分を表す信
   号を構成する全ビットのうちの所定数の下位ビットを前
   記コード化パラレル信号として供給するための減算器
   と、 前記減算器で生成された信号により表された差分が所定
   の範囲内に収まっている場合には前記フラグ信号がコー
   ド化有りを示し、そうでない場合には前記フラグ信号が
   コード化無しを示すように、前記フラグ信号の論理値を
   決定するためのコンパレータとを備えたことを特徴とす
   る送信回路。
7. 【請求項７】 各々の内部でパラレル信号を扱う第１及
   び第２の半導体集積回路の間のシリアル信号による情報
   伝達を達成するために、前記第１の半導体集積回路から
   前記シリアル信号とともに該シリアル信号のコード化の
   有無を示すフラグ信号を受信するように前記第２の半導
   体集積回路に設けられた受信回路であって、 コード化無しを示す前記フラグ信号とともに受信した前
   記シリアル信号を原始パラレル信号に変換するための第
   １の変換手段と、 コード化有りを示す前記フラグ信号とともに受信した前
   記シリアル信号を、互いに同じ値を持つ隣接ビットを有
   するコード化パラレル信号に変換するための第２の変換
   手段と、 前記コード化パラレル信号から再生パラレル信号を生成
   するためのデコード手段と、 前記フラグ信号がコード化無しを示す場合には前記原始
   パラレル信号を、前記フラグ信号がコード化有りを示す
   場合には前記再生パラレル信号をそれぞれ選択するため
   の受信選択手段と、 前記受信選択手段により選択された前記原始パラレル信
   号又は前記再生パラレル信号を前記第２の半導体集積回
   路の内部へ供給するための出力手段とを備えたことを特
   徴とする受信回路。
8. 【請求項８】 各々の内部でパラレル信号を扱う第１及
   び第２の半導体集積回路の間のシリアル信号による情報
   伝達を達成するために、前記第１の半導体集積回路から
   前記シリアル信号とともに該シリアル信号のコード化の
   有無を示すフラグ信号を受信するように前記第２の半導
   体集積回路に設けられた受信回路であって、 コード化無しを示す前記フラグ信号とともに受信した前
   記シリアル信号を原始パラレル信号に変換するための第
   １の変換手段と、 コード化有りを示す前記フラグ信号とともに受信した前
   記シリアル信号を前記原始パラレル信号より少ないビッ
   ト数を有するコード化パラレル信号に変換するための第
   ２の変換手段と、 前記コード化パラレル信号から前記原始パラレル信号と
   同じビット数を有する再生パラレル信号を生成するため
   のデコード手段と、 前記フラグ信号がコード化無しを示す場合には前記原始
   パラレル信号を、前記フラグ信号がコード化有りを示す
   場合には前記再生パラレル信号をそれぞれ選択するため
   の受信選択手段と、 前記受信選択手段により選択された前記原始パラレル信
   号又は前記再生パラレル信号を前記第２の半導体集積回
   路の内部へ供給するための出力手段とを備えたことを特
   徴とする受信回路。
9. 【請求項９】 請求項７又は８に記載の受信回路におい
   て、 前記デコード手段は、 受信処理の結果を表す複数のパラレル信号を記憶するた
   めのレジスタと、 前記レジスタに記憶された複数のパラレル信号の中か
   ら、前記コード化パラレル信号により指定された記憶場
   所のパラレル信号を前記再生パラレル信号として選択す
   るためのマルチプレクサとを備えたことを特徴とする受
   信回路。
10. 【請求項１０】 請求項９記載の受信回路において、 前記レジスタはシフトレジスタであり、 前記デコード手段は、前記シフトレジスタに受信処理の
    結果を表す互いに異なる複数のパラレル信号が記憶され
    るように、前記原始パラレル信号が前記受信選択手段に
    より選択された場合に限って前記原始パラレル信号を前
    記シフトレジスタに書き込むための制御器を更に備えた
    ことを特徴とする受信回路。
11. 【請求項１１】 請求項７又は８に記載の受信回路にお
    いて、 前記デコード手段は、 受信処理の結果を表すあるパラレル信号に複数の演算処
    理を施すための演算器と、 前記演算器の演算結果を表す複数のパラレル信号を記憶
    するためのレジスタと、 前記レジスタに記憶された複数のパラレル信号の中か
    ら、前記コード化パラレル信号により指定された記憶場
    所のパラレル信号を前記再生パラレル信号として選択す
    るためのマルチプレクサとを備えたことを特徴とする受
    信回路。
12. 【請求項１２】 請求項７又は８に記載の受信回路にお
    いて、 前記デコード手段は、 受信処理の結果を表すあるパラレル信号を記憶するため
    のレジスタと、 前記レジスタに記憶されたパラレル信号に複数の演算処
    理を施すための演算器と、 前記演算器の演算結果を表す複数のパラレル信号の中か
    ら、前記コード化パラレル信号により指定されたパラレ
    ル信号を前記再生パラレル信号として選択するためのマ
    ルチプレクサとを備えたことを特徴とする受信回路。
13. 【請求項１３】 請求項７又は８に記載の受信回路にお
    いて、 前記デコード手段は、 受信処理の結果を表すあるパラレル信号を記憶するため
    のレジスタと、 前記レジスタに記憶されたパラレル信号と前記コード化
    パラレル信号との和を表す信号を生成し、該和を表す信
    号を前記再生パラレル信号として供給するための加算器
    とを備えたことを特徴とする受信回路。