JPS6122826B2 - - Google Patents

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JPS6122826B2
JPS6122826B2 JP54053551A JP5355179A JPS6122826B2 JP S6122826 B2 JPS6122826 B2 JP S6122826B2 JP 54053551 A JP54053551 A JP 54053551A JP 5355179 A JP5355179 A JP 5355179A JP S6122826 B2 JPS6122826 B2 JP S6122826B2
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JP
Japan
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word
user
memory
bit
symbol
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Application number
JP54053551A
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English (en)
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JPS54144146A (en
Inventor
Kuroru Teisu
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS54144146A publication Critical patent/JPS54144146A/ja
Publication of JPS6122826B2 publication Critical patent/JPS6122826B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Error Detection And Correction (AREA)

Description

【発明の詳細な説明】 本発明は、一般的にはデータの符号化につき２
進データに対する誤り訂正コードの使用、符号化
されたデータに生ずる誤りの検出、および（可能
ならば）かかる誤りの訂正に関するものである。
この分野の標準の著作はPetersonおよびWeldon
共著“Error Correcting Codes”MIT Press刊
であり、本発明では特にその第２および６章を参
照する。特に本発明は、記憶位置を有する第１メ
モリ・バンクを備え、前記記憶位置は毎回１メモ
リ・ワードを蓄積するよう作動し、かつ冗長ビツ
トを随伴するユーザ・ワードのデータ・ビツトを
蓄積するため十分な数のビツト位置を含み、従つ
てメモリ・ワード当り毎回少なくとも１個の検出
された誤りビツトを訂正することができ；更に、
アドレス入力端を有する入力装置；アドレス指定
されたデータ・ワードに対するデータ結線、およ
び訂正装置を備え、訂正装置をデータ結線に接続
して、供給され読出された正しくないデータ・ワ
ードの制御の下に訂正装置の出力端に訂正された
データ・ワードを発生させるメモリを備える装置
に関するものである。 この種既知のメモリはマトリツクス編成形半導
体メモリであるが、本発明はかかるメモリまたは
ランダムアクセスメモリにさえ制限されるもので
はない。既知の域る誤り訂正コードではメモリ・
ワード当り１個の誤りの訂正（SEC）が可能で
ある。他の既知のコードではメモリ・ワード当り
１個の誤り訂正およびメモリ・ワード当り２個の
誤り検出（SEC−DED）が可能である。前記
SEC方式では、ｎビツトのコード・ワード（デ
ータ・ビツト＋検出／訂正ビツト）が少なくとも
2log（ｎ＋１）冗長ビツトを含む必要がある。こ
れは、短い語長に対し冗長ビツト数が比較的大き
くなることを意味する。本発明の目的は、メモ
リ・ワード当りの冗長ビツトの百分比を制限する
にある。本発明はこの目的を語長の制限されたユ
ーザ・ワードによつて実現することを意図してお
り、そうするのは語長の長いユーザ・ワードは処
理装置（cpu）において処理できないことおよ
び／または幅の広いデータ通路は高価であること
のためである。かかる目的を達成するため本発明
においては、データ結線をメモリから読出したデ
ータ・ワードに対する検出装置に接続し、検出装
置の検出出力端子を訂正装置の付勢入力端子に接
続し、メモリ・ワードに対する記憶位置をユー
ザ・ワードに対し固定数のワード位置に毎回細分
し、各ワード位置をユーザ・アドレス信号により
固別にアドレス指定することができ、各ユーザ・
ワードは冗長ビツトにつき少なくとも１ビツト位
置を含み、従つて前記ユーザ・ワードにおける少
なくとも１個の誤りビツトを検出装置によつて検
出することができ、前記検出装置の出力信号は前
記ユーザ・アドレス信号と共に同じメモリ・ワー
ドの毎回冗長ビツトを含むユーザ・ワードに対す
る他のワード位置をアドレス指定して、関連する
メモリ・ワードに付加され、またメモリに蓄積さ
れた所定数の訂正ビツトを含む前記アドレス指定
された完全なメモリ・ワードを訂正装置に供給し
て訂正を行うことができるようにする。 誤りが検出されない限り、例えば８または16ビ
ツトの比較的短いユーザ・ワードを毎回読出せば
十分である。誤りが検出された場合だけ、誤り訂
正のため比較的長いユーザ・ワードが読出され
る。ユーザ・ワードが例えば８データ・ビツトを
含む場合には、ユーザ・ワードは前記規則に従つ
て４個の訂正ビツトを含む必要があり、ユーザ・
ワードの追加冗長度が50％にも達している。本発
明の第１実施例では、４×８データ・ビツトのメ
モリ・ワードは４個の誤り検出ビツトに加え６個
の誤り訂正ビツトを含むに過ぎず、従つて冗長度
の追加は10：32＝31％に過ぎない。８×８デー
タ・ビツトを含むメモリ・ワードに対しては８個
の誤り検出ビツトおよび７個の誤り訂正ビツトで
十分であり、従つて追加冗長度は15：64＝231/2
％に過ぎない。一方かかるメモリ・ワードにおけ
る誤りの訂正／検出の可能性は一層大きくするこ
とができ、例えば２個以上の誤りの検出／訂正が
可能になる。メモリ・ワードの長さおよび完全な
メモリ・ワードにおける誤りの訂正／検出の可能
性は、メモリ・システムの所望の信頼度並に許容
し得る価格および／または訂正／検出に固有の時
間のロスの間の既知の妥協策に基づいている。本
発明の簡単な実施例においては、検出された単一
誤りの訂正は細分されないメモリ・ワードが関連
する場合と同一態様で実現することができ、他の
ユーザ・ワードの誤り検出ビツトは更に情報を形
成しないかまたは残りのユーザ・ワードが誤りを
含まないという情報を形成する。 ユーザ・ワードに対するワード位置はパリテイ
ビツトを蓄積するため１個の冗長ビツト位置を含
み、メモリ・ワードの合体されたパリテイ・ビツ
トはパリテイ・シンボルを形成し、ユーザ・ワー
ドの対応ビツト位置におけるユーザ・ビツトはユ
ーザ・シンボルを形成し、関連するユーザ・ワー
ドが含むユーザ・ワードと同数の訂正ビツトをこ
のメモリ・ワードに付加して訂正シンボルを形成
するようにし、前記シンボルのすべてが同一ガロ
ア体の元を形成し、同一ガロア体の元から成る誤
り訂正コードのパリテイ・マトリツクスを形成す
る第１装置を設け、読出した正しくないメモリ・
ワードにパリテイ・マトリツクスを乗算して誤り
シンボル並に誤りシンボルおよびロケータ・シン
ボルの積シンボルを発生させる第２装置を設け、
誤りシンボル並に積シンボルを供給されて誤りロ
ケータを発生する第３装置を設け、正しくないメ
モリ・ワードを誤りシンボルおよび誤りロケータ
によつて訂正する第４装置を設けると好適であ
る。かかる構成によれば数個の利点が得られる。
まず第１に、各ユーザ・ワードに対し正確に１訂
正ビツトが必要であるから、いわゆるモジユラー
構造が得られる。更に、訂正子シンボルおよびパ
リテイ・シンボルの共同作用により冗長度を一層
低減することができる。例えば、それぞれ８個の
ユーザ・ビツトを含む４個のユーザ・ワードに対
し８個の冗長ビツトしか必要とせず、追加冗長度
は８：32＝25％に過ぎないことを見出した。更
に、ユーザ・シンボルにおける任意の誤りをパリ
テイ・ビツトおよびロケータから形成した誤りシ
ンボルによつて訂正することができ、その理由は
ロケータは正確に１ユーザ・シンボルに割当てる
ことができるからである。これにより誤り訂正能
力または機能が得られ、この誤り訂正能力または
機能は相互に依存する誤りを処理できるから冗長
度の既に低減された先に述べたコードによるもの
より遥に優れている。従つて、コードの増大した
機能は２つの態様で実施される。 ａ 一層多くの誤りを訂正できる ｂ これは通常は一緒に起る誤りである（かたま
つて） メモリ・ワードにＭ個のユーザ・ワードが存在
する場合には、誤り訂正コードは２進変数に基づ
いて作用する既知のコードに対比して２M個の可
能な値を有する変数に基づく訂正として考えるこ
とができる。ガロア体からの元に関する演算の実
行は簡単な技術であり、その場合通常の論理ゲー
ト（例えばNANDゲート）の他に排他的論理和ゲ
ートを使用するという簡単な事項で足りる。 前記第１装置は、パリテイ・シンボルを含みユ
ーザ・ワード当りＫ個のユーザ・シンボルつき、
訂正シンボルに対し付加列【式】と共に の形のユーザ・ブロツクを形成するのに好適であ
り、元系列｛m0，m1，…，ｍ（Ｋ−１），０｝
が、メモリ・ワード当りＭ個のユーザ・ワードの
場合、ガロア体GF（２M）の互いに異なるすべて
の元から成り、前記列（１，０）をパリテイ・シ
ンボルに割当て、かつ前記列（ｘ，mj）を他の
すべての列からずらせる如く構成すると好適であ
る。 これにより系統的な構成のパリテイ・マトリツ
クス従つてメモリを備える装置が得られる。パリ
テイ・マトリツクスの行、および更にユーザ・ブ
ロツク内では列も交換することができる。従つ
て、０を含むガロア体GF（２M）の最大で２M個
の元の順序または系列は任意である。冪級数とし
て表わされるガロア体GF（２M）内のシンボル組
０，a0，a1，…，ａ（２M−１）のmjが値a0を有
するようにすると好適である。 これは簡単な構成において実施することができ
る。 前記第１装置は値ｘ＝０を形成するようにする
と好適である。 前記第１装置は値ｘ＝ａPを形成し、前記値が
系列｛m0，m1，…，ｍ（Ｋ−１）｝のすべての
元とは相違する如く構成すると好適である。かく
することにより、パリテイの決定に対し訂正シン
ボルも考慮されることになるので、前記好適例に
対して信頼度が改善される。 ユーザ・シンボルおよびパリテイ・シンボルに
つき第１メモリ・バンクと同様な構成を有する少
なくとも１個の第２メモリ・バンクを設け、第２
メモリ・バンク毎に毎回メモリ・ワードが第１メ
モリ・バンクからの対応するユーザ・ワードと共
にコード・ワードを形成し、第１メモリ・バンク
に収容され第１メモリ・バンクから供給されるメ
モリ・ワードの訂正シンボルがコード・ワード当
りに訂正効果を奏する如く構成すると好適であ
る。かくすることにより訂正子シンボルは多数の
メモリ・バンク内で共用されるから、訂正子シン
ボルの所要冗長量が更に低減される。第２メモ
リ・バンクの数は、単一コード・ワードにおいて
２個の正しくないシンボルが生ずる危険性を考慮
して制限する必要がある。 前記第１装置はメモリ・バンクと同数（Ｌ）の
ユーザ・ブロツクを含むパリテイ・マトリツクス
を形成し、ユーザ・ブロツクが元０の行を（Ｌ−
１）個含み、更に、毎回互に異なる如く配置され
る単一行を含むすべてが元１だけを含み、毎回対
応して配置される更に１個の行がガロア体GF
（２M）の互に異なるすべての元の系列から成り、
前記付加列が、前記更に１個の行の区域におい
て、ガロア体GF（２M）の更に１個の元を含み、
かつ残りの行に対してはガロア体GF（２M）内で
値a0を有する最大で１個の元に加えて元０だけを
含む如く構成すると好適である。パリテイ・マト
リツクスを実際上モジユラー構造にすることによ
り、パリテイ・マトリツクスでの乗算をモジユー
ル形態で処理することが可能になり、従つて装置
の構成を一層簡単化することができる。 前記第１装置はユーザ・ブロツク当りパリテ
イ・マトリツクスの前記更に１個の行を毎回互に
同一の行として形成する如く構成すると好適であ
る。同じくこれにより構成が更に簡単になる。 更に、符号化装置を設け、該符号化装置は、ア
ドレス信号によりアドレス指定できる記憶位置へ
の書込み動作の場合、前記アドレス信号によりア
ドレス指定できるこの記憶場所の訂正ビツトに加
えて新たに書込むできユーザ・ワードの変更情報
を供給されて、前記合成された情報に基づいて更
新された訂正ビツト組をも蓄積できる如く構成す
ると好適である。これがため本発明は読出／書込
メモリにおいても有利に使用することができる。
書込動作の場合には、（誤りが生じていないとき
には）冗長ビツトの算出のためのユーザ・ワード
の変更を考慮することのみ必要とするに過ぎな
い。 更に、“古い”および“新たな”ユーザ・ワー
ドの組合せの制御の下にユーザ・ワード変更信号
を発生する第５装置と；ユーザ・ワード変更信号
にベクトル｛m0，m1…ｍ（Ｋ−１）｝を乗算し
て訂正子変更中間シンボルを形成する第６装置
と；訂正子変更中間シンボルにユーザ・ワード番
号を乗算して訂正子変更シンボルを形成する第７
装置と；訂正子変更シンボルにより関連するメモ
リ・ワードの訂正シンボルを変更する第８装置と
を設けると好適である。かくすることにより訂正
子シンボルは対称方式で更新される。 更に、“古い”および“新たな”ユーザ・ワー
ドの組合せの制御の下にユーザ・ワード変更信号
を発生する第５装置と；ユーザ・ワード変更信号
にベクトル｛m0，m1…ｍ（Ｋ−１）｝を乗算し
て訂正子変更中間シンボルを形成する第６装置
と；訂正子変更中間シンボルにユーザ・ワード番
号を乗算して訂正子変更シンボルを形成する第７
装置と；訂正子変更シンボルにより関連するメモ
リ・ワードの訂正シンボルを変更する第８装置
と；訂正子シンボルを随伴する関連するメモリ・
ワードのパリテイ・シンボルを訂正子変更シンボ
ルによつて変更する第９装置とを設けると好適で
ある。かくすることにより、訂正子シンボルに加
えて、訂正子シンボルによつても決定されるパリ
テイ・シンボルも対称方式で訂正される。 図面につき本発明を説明する。 以下に、メモリ・ワードの構成、ガロア体理論
の使用、パリテイ・マトリツクス、メモリ構成の
２方式、訂正子シンボルに対する変更の決定、お
よび許容可能な容量または能力の限界を順次説明
する。 第１図はメモリ・ワードの構成の一例を示す。
簡単な例では、メモリ・ワードはそれぞれ８ユー
ザ・ビツトから成る４つのユーザ・ワードに分配
される32ユーザ・ビツト（00〜37）を含む。第１
図において各ユーザ・ワードは個別のライン上に
与えられ、かつ同一ライン上に記述されたパリテ
イビツトＡ〜Ｄをそれぞれ付与される。更に、当
該ユーザ・ワードは同じ４本のライン上に記述し
た４つの訂正ビツトＥ〜Ｈと関連する。ここでは
更に４本のラインは欠如していると仮定する。メ
モリは普通の構造（例えば、マトリツクス編成形
で、例えばRAM，ROMまたはEAROM方式で作
用する）ものとすることができる。データ・ユー
ザによる読出しアクセスの場合には、ユーザ・ワ
ードはメモリの出力端子例えばビツト１０，１
１，１２，１３，１４，１５，１６，１７および
Ｂに現われる。ビツトＢは読出したビツト列のパ
リテイが正しいかまたは正しくないかを示す。パ
リテイが正しい場合にはユーザは、ユーザ・ワー
ドを変更されない形で関連のパリテイビツトと共
にまたは単独で使用することができる。１ビツト
につき２度の反転が同一ライン上で起つたためパ
リテイが正しい場合には、この態様では検出を行
うことはできない。一つのライン上でかかる２重
誤りが起る危険性は、同一ライン上のビツト数が
制御されていること、およびかかるラインのビツ
トにおける誤りは相互に独立して記憶されること
に起因して小さい。これは一般的には、これらの
ビツトが個別の集積回路（チツプ）または個別の
印刷回路ボードに収容される場合である。その場
合２つの誤りが同時に起る確率は個々の誤りが起
る確率の積に等しい。２つの誤りは同一チツプま
たは印刷回路ボード上で互に独立ならしめる必要
はない。従つて、読出し動作の場合当該ユニツト
が一方の値の論理信号だけ、例えば、“０”信号
だけ発生するようにすることができる。その場合
単一誤りの生ずる危険性はランダムデータ記憶に
対しては1/2になる。その外部では複数の誤りを
常に互に独立にする必要があるが、その内部では
複数の誤りを必ずしも互に独立にする必要がない
かかるユニツトは“障害分離区域”と呼ばれる。
正しくないパリテイは関連のライン上に奇数
（１，３，…）のビツト反転が生じことを意味す
る。一方２つ以上のビツト反転の場合は左程厄介
でない。誤りが検出された場合、４つのユーザ・
ワードから成る全メモリ・ワードが読出され、即
ちすべてのビツト０〜７，20〜27，30〜37および
関連するパリテイビツトＡ，Ｃ，Ｄも読出され
る。更に、当該メモリ・ワードと関連する訂正ビ
ツトＥ，Ｆ，Ｇ，Ｈも読出され、従つて合計40ビ
ツトが読出され、そのうち８ビツトが冗長であ
る。40ビツトを含むワードについては単一の誤り
の訂正には６個の冗長ビツトで十分である。以下
に、所定の場合に極めて多数の誤りを所定冗長度
と共に訂正することができ、従つて使用される冗
長度が過大でないことを示す。一方、８ビツトの
単一ユーザ・ワードについては単一誤り（１ビツ
トの誤り）の訂正に対し多数の４冗長ビツトが必
要になる。後者の編成については上記方式によれ
ば冗長度が減少する。その場合、同一列のビツト
位置例えば４，１４，２４，３４は、その誤り特
性が関連している限り、独立にする必要は全くな
い。その結果、これら４ビツト位置は同一集積回
路または同一印刷回路ボード上に存在させること
ができる。図示の冗長ビツトを付随する４個のユ
ーザ・ワードはユーザ・ワードを構成する。メモ
リはかかるユーザ・ワードを極めて多数個包含す
ることができる。更に、ユーザ・ワードのビツト
はその誤り特性につき独立ではなく、その理由は
これらビツトは同一の障害分離区域内に例えばそ
れぞれ２×２宛配置されるからである。上述した
所に従つて、ユーザ・ワード当り単一の誤りだけ
検出できるということが依然として当てはまる。
従つて、これにより、前述した如く一方の値の論
理信号だけ発生するようにした場合訂正不能な誤
りの生ずる危険性が一層大きくなる。 第１図には第１メモリ・バンクに蓄積した上側
の４個のユーザ・ワードを示す。また第１図には
第２のメモリ・バンクに対してユーザビツト４０
〜４７，…等および関連のパリテイビツトＩ，
Ｊ，Ｋ，Ｌを有する他の４つのユーザ・ワードを
示す。これらユーザ・ワードの読出し動作に対し
ては、誤りがない状態にある限り上記説明が当て
はまる。しかしこの一層複雑な場合にはメモリは
２個のメモリ・バンクから成り、誤りはそれぞれ
のメモリ・バンクおいて独立している。その場合
４個の訂正ビツトＥ，Ｆ，Ｇ，Ｈは合計64デー
タ・ビツトから成る８個のユーザ・ワードに関連
する。これら８個のユーザ・ワードの１つにおい
て誤りが生じた場合、訂正のためには８個のパリ
テイ・ビツトＡ〜Ｄ，Ｉ〜Ｌおよび４個の訂正ビ
ツトＥ〜Ｈを含む８個のワードのすべてを読出す
必要がある。一層多数のメモリ・バンクに対して
も同じことが成立ち、その場合冗長度は比較的小
さくなるが、同一動作を一層頻繁に行う必要があ
るから、一層長い時間および一層多くの装置が必
要になる。種々のパラメータ（メモリ・ワード当
りのユーザ・ワードの数、同時に作動できるメモ
リ・バンクの数）の選択はメモリに課せられる要
件または誤りの危険性によつて決定される。更
に、必要とされる最小の冗長度と、メモリ・ワー
ド当りのユーザ・ビツトの数との間に或る関係が
存在する（特に障害分離区域の大きさに応じ
て）。この関係を以下に説明する。 前述したように、パリテイ・ビツトおよび訂正
ビツトの内容は訂正すべき誤りに関する情報を形
成する。これに代え、誤りを訂正ビツトだけによ
る制御の下に訂正することもでき、その場合パリ
テイ・ビツトは信号処理の目的だけに使用され
る。その場合既知の方法が訂正のために使用され
るが、検出の実現はユーザ・ワード当りのユー
ザ・ビツト数が一層少ないことによつて簡単化さ
れる。好適な実施例では、パリテイ・ビツトの情
報も訂正のために考慮される。 本発明を用語“シンボル”につき更に説明す
る。第１図の構成においてはシンボルは関連する
４個のユーザ・ワード内の対応するランクの４ビ
ツトから成つている。例えば、４ビツト系列０
６，１６，２６，３６は１個のシンボルを示し、
また４ビツト系例４０，５０，６０，７０も１個
のシンボルを示す。この場合各シンボルは値0000
−1111を有することができる。この種の４ビツト
量はいわゆるガロア体の元（エレメント）と考え
ることができる。かかる体は記号GF（２M）で表
わされ、本例ではＭ−４である。ガロア体の元に
対しては４つの代数演算が例えばT.C.Barteeお
よびD.I.Schneiderによる論文“Computation
with finite fields”、Information and Control６
（1963）、第79〜89頁に定義され、記載されてい
る。実数に対する主な相違点は、ガロア体は有限
数の元を含み、即ちGF（24）の場合には16個の元
を含んでいることである。この点につき第５図に
はGF（24）の元につき２つの異なる形態での表示
を示してあり、ａの冪級数（０，a0，a1，…ａ1
４）および２進数につき左側の２つの縦欄および
右側の２つの縦欄にそれぞれ示してある。かかる
２進表示の発生を、カウンタとして作動する２個
の回路に基づいて説明する。左側の回路はいわゆ
る基本（プリミテイブ）および既約多項式x4＋ｘ
＋１に基づいて作動する。各計数段３００〜３０
３は１ビツトを記憶および転送する機能を有す
る。更に、計数段３０２は、付勢された場合、計
数段３００および３０３から供給されたデータに
つきモジユロ２加算を行う。これら計数段の付勢
は図示しない共通のクロツクパルス信号によつて
行われ、従つて毎回次の位置で転送されることと
なる（その場合計数段３００，３０１，３０３は
１ビツト・シフトレジスタとして作動する）。15
の状態のすべて（0000を除く）は循環方式で形成
される（計数段３００は最上位ビツトを含む）。
同様に、第５図の右下側の回路は基本および既約
多項式x4＋x3＋１に基づいて作動し、これにより
第５図の右上側の２進表示が得られる。なお両方
の場合において量a0，a1，a2，a3は互に一次独立
である。本発明は所定値Ｍに限定されるものでは
なく、この値は４より大きいかまたは４より小さ
くすることができる。３値論理に対してはガロア
体GF（34）を使用することができる。従つて基本
多項式は毎回相違する。以下の記載で元０（ビツ
ト系列0000）およびa0（ビツト系列0001）に対し
略号０および１をそれぞれ使用する。なおまた、
ガロア体の元の記号は、ガロア体内の関連する元
の間の関係を相違させることなく、相違させるこ
とができるので、これによつてはガロア体自体は
変更されないことに注意する必要がある。 第２図は提案されたコードに対するパリテイ・
マトリツクス〔Ｈ〕の例を示す。各誤り訂正コー
ドはこの種のマトリツクスによつて十分に説明す
ることができ、その理由はすべてのコード・ワー
ドｃに対しｃ・〔Ｈ〕＝０が成立ち、従つてコー
ド・ワードはパリテイ・マトリツクスに対し直交
配置されるからである。マトリツクスは（Ｋ＋
１）列の幅を有するサブマトリツクスまたはブロ
ツクで構成され、ここにＫは冗長度を付随しない
ユーザ・ワードにおけるユーザ・ビツトの数であ
る。従つて第２図の例ではＫ−８である。マトリ
ツクスのブロツクの数Ｌはメモリ・バンクの数に
対応する（第１図では２に等しい）。マトリツク
スの元はガロア体GF（24）の元である。第１ブロ
ツクの第１行は、前述した所に従つて（0001）と
してビツト形式で表わされる元“１”を含み、第
２ブロツクの第２行は元“１”を含み、以下同様
である。最終ブロツクの１つを除く最終行は元
“１”だけ大きく、従つて本例では３になる。す
べてのブロツクの最終行は本例では毎回同一の元
１，ａ，a2，…，ａK-1，０を含む。他の例で
は、この系列は、０１，ｊＫ−１および１≠
ｊに対しqi≠qjであり、更にqiは上述したガロア
体GF（２M）の元であるという条件に従つて
q0，q1，…，ｑ（Ｋ−１），０とすることもでき
る。マトリツクスの各ブロツクに対しては、装置
が一層複雑なものになるが固有の特殊な系列
q0，q1，…ｑ（Ｋ−１），０を有することさえ許
容することができる。上述した所から、特に、か
かる“ユーザ・ブロツク”は関連するガロア体の
異なる元のすべてを含む必要のないことが示さ
れ、その理由はユーザ・ワードの長さはこの目的
に対し過小であるからである。前記ブロツクに加
えてマトリツクスは元（０，０，…，０，１）と
共に“極最終（very last）”列を含む。代案とし
て、パリテイ・マトリツクスの極最終列を（０，
０，…０，１，１）とすることができ、この場合
２個の元“１”が存在し、その一方の元は最終行
に存在しかつもう一方の元は他の任意行に存在す
る。従つて系列（１，ａ，a2，…，ａK-1，０）
は他の系列で置換することができる。“極最終
列”に対する選択の意味する所を以下に説明す
る。パリテイ・マトリツクスは列０，１，…，
｛Ｌ（Ｋ＋１）＋１｝および行０，１，…，Ｌを含
む。列の順序数は｛ｄ（Ｋ＋１）＋ｂ｝で与えら
れ、ここでｄはバンク（ブロツク）数であり、ｂ
はバンク内の順序数である。従つて異なるバンク
はｄによつて与えられ（但し０ｄＬ−１）、
バンク内の列はｂによつて与えられる（但し０
ｂＫ）。極最終列はｄ＝Ｌおよびｂ＝０によつ
て与えられる。従つて第１図の例では19列および
３行のマトリツクスが得られる。しかるに第２図
も行および列の一層多いかかるマトリツクスの形
状を示す。第２図の上半部は第１および第２ブロ
ツクを示す一方、下半部は第３ブロツクの開始
部、一つを除く最終ブロツクの終端、最終ブロツ
クおよび“極最終”列を示す。これ以降、パリテ
イ・マトリツクスの行は交換することができる。
その効果は、後述するシンドロウム・ベクトルの
元の系列は変更できないということである。一
方、ユーザ・ブロツク内の列は変更することがで
きる。これにより上述した元a0，a1，…，ａK-1
につき異なる系列が得られる。更に、ユーザ・ブ
ロツクは交換することができる。これは行の交換
と同一効果を有する。“極最終”列の変位は訂正
ビツトの物理的位置が異なることだけを意味す
る。そこでパリテイ・マトリツクス〔Ｈ〕は一般
的に次式 〔Ｈ〕＝〔Ｌd(K+1)+b,i〕 として表わすことができ、ここに０ｄＬ，０
ｂＫ，０ｉＬである。同様に、その転置
マトリツクスは 〔ＨT〕＝〔ｈi,d(K+1)+b〕 で表わすことができる。その場合ユーザ・ワード
はＬ（Ｋ＋１）＋１個（即ち第１図では１９）の
元またはシンボルを含むと考えることができ、各
シンボルはGF（24）の元である。 従つてコード・ワードは毎回、種々のメモリ・
バンクからの対応するメモリ・ワードを含む。シ
ンボルにはパリテイ・マトリツクスの列と同一の
方式に従つて番号を付ける。指標ｆを有する１個
の元が正しい値からずれていると仮定すると、こ
れは ｃ※＝ｃｅf として表わすことができ、ここでベクトルｃは正
しいコード・ワードを示し、ｃは正しくないコー
ド・ワードを示し、ｅfは本例において19個の元
を含むベクトルで、その内18個が値０を有し（従
つて0000として表わされる、第５図参照）、指標
ｆを有する元だけが零に等しくないシンボルｅf
の形を有する。このシンボルの値自体は関連する
メモリ・ワード４個のパリテイ・ビツトから既知
であり、このシンボルは正しくないシンボルのす
べてのビツト自体も正しくない場合値（1111）を
有する。排他的論理和信号はｃおよびｅfの元
（シンボル）がビツト形式でモジユロ２加算され
ることを示す。更に、誤りのシンドロウムはパリ
テイ・マトリツクス（常に事前に既知）を乗算す
ることにより次式 ｓ＝ｃ※〔Ｈ〕＝（ｃｅf）・〔Ｈ〕＝ｅf・〔Ｈ〕 によつて既知の態様で決定することができる。前
述したようにｅ・〔Ｈ〕は常に零に等しくかつも
つぱら直線性演算が使用されるから、シンドロウ
ム・ベクトルｓは正しいコード・ワードのデータ
には依存しない。シンドロウム・ベクトルｓは
（Ｌ＋１）個の元、従つて第１図の例では４ビツ
トから成る３個の元（シンボル）で構成される。
シンドロウム・ベクトルｓの最初のＬ個（この場
合２個）の元はかかる誤りの場合１個を除きすべ
て零に等しい（0000）。その場合この１個は正確
にｅfの値を有し、従つて誤り訂正に必要な２つ
のデータの一方即ち誤りシンボルを形成する。こ
れら元の何れかが零に等しくないという事実は、
誤りが検出されたメモリにおけるバンク番号によ
つて決定され、従つて次式 ｆ＝ｄ（Ｋ＋１）＋ｂ におけるｄの値を決定し、ここでｆは誤りの場所
であり、ｄおよびｂはそれぞれバンク番号および
バンク内の場所である。ｆを決定するためにはｂ
の値も既知でなければならない。シンドロウム・
ベクトルｓの最終の元（第１図の例における第３
番目の元）の値はｅf・ｇfによつて与えられ、こ
こにｅfは同じく18個の元（0000）および零では
なく値ｅfを有する１個の元を含む誤りベクトル
（シンボル）であり、ｇfは下端行（本例において
第３行）およびパリテイ・マトリツクスのランク
ｆを有する列の元である。これらのデータｅgお
よびｅf・ｅgから既知の態様でｅgを決定するこ
とができ、従つて前式におけるｂの値が既知とな
る。これがため、ｇfは異なる態様で決定するこ
とができ、例えば読出し専用メモリのアドレス指
定によつて決定することができる。第１図の例で
はｅgおよびｅf・ｅgはそれぞれ16個の異なる値
を有することができるので、162＝256ワードの記
憶容量で十分である。ワード場所には零（0000）
から８（1000）にわたるｂの値が記憶される。 複数または多数の誤りに対し付加的ワード情報
を保持しておくこと（リザーブ）ができ、従つて
４ビツトの語長が必要である。第２図に示したパ
ターンに特に好適な他の方法ではｅf・ｇfに等し
くなるまでｅfに対し反復してa1を乗算し、それ
までに行なわれた乗算の回数により誤り位置のラ
ンクを示すようにする。ｅf・ｇfは直ちにｅfと等
しくすることができるので、前記乗算演算は全然
必要がないこと明らかである。従つて、誤りが検
出された場合には、第１に、正しくないコード・
ワードに対し既知のマトリツクス乗算方式により
適当に記憶したパリテイ・マトリツクスを乗算す
る。このシンドロウム・ベクトルｓから次の事
項、即ちｄの値（この場合０または１）、誤りシ
ンボルｅf、並に誤りシンボルｅfおよびロケータ
（locator）・シンボルｇfの積シンボルが決定さ
れ、誤りシンボルおよび積シンボルの両者が相俟
つて誤りロケータｂおよび誤りベクトルｅfを発
生する。パリテイ・マトリツクスは読出し専用メ
モリとして構成した制御メモリの一部に記憶する
ことができる。 メモリ当りのユーザ・ワードの数およびユー
ザ・ワード当りのビツト数の間の（満足すべき）
関係もまた上述した所に従う。この関係を以下に
説明する。この関係が満足された場合、ユーザ・
ワードにおいて１ビツトの誤りを生ぜしめる（そ
のパリテイ・ビツトを含む）任意の誤りベクトル
ｅfは100％の確度で検出することができる。その
場合パリテイ・マトリツクスの“極最終”列は
０，…０，１なる形を有する。しかし訂正ビツト
（第１図のＥ，Ｆ，Ｇ，Ｈ）における誤りは検出
されない。従つてメモリ全体を周期的に読出して
訂正ビツトの正しい値をチエツクする必要があ
る。これを省略した場合には、生起した誤りがそ
れ自体正しくない訂正ビツトにより再び不適正に
訂正されることとなる。この問題に対する解決策
を以下に説明する。前記の例において１個のメモ
リ・バンクだけ存在する場合、シンドロウム・ベ
クトルｅは２個の元のみ有する。 第３図は２個のバンクを有するメモリを示し、
訂正シンボルにおける誤りを検出すること無くメ
モリ・ワード当り１個の誤りシンボルの訂正が可
能である。２個のバンクは破線枠内に示したモジ
ユール１〜３および４〜６をそれぞれ備える。ユ
ーザ・ワードの各データ・ビツト（ユーザ・ビツ
ト）およびパリテイ・ビツトは毎回個別のモジユ
ール例えば集積回路メモリ・チツプに蓄積する。
第５図では図面を簡明にするためかかるモジユー
ルからの選択だけを示す。モジユール１はアドレ
ス・レジスタ１１およびデータ・バツフア１２を
有するメモリ・マトリツクス１０内に第１ユー
ザ・ワードの第１データ・ビツト（第１図の０
０）を含む。このモジユール１は普通の形式のも
のとする。残りのモジユールに対しては前記アド
レス・レジスタおよびデータ・バツフアは必ずし
も必要でない。メモリ・マトリツクス１０におけ
る単一データビツトはアドレス・ライン１３に供
給されるアドレスによつてアドレス指定すること
ができる。更に、モジユール２はアドレス・レジ
スタ２１およびデータ・バツフア２２を有するメ
モリ・マトリツクス２０内に第１ユーザ・ワード
の最終データ・ビツト（第１図の０７）を含む。
図面を簡単にするためモジユール１および２の間
の中間モジユールは省略してある。モジユール３
はアドレス・レジスタ３１およびデータ・バツフ
ア３２を有するメモリ・マトリツクス３０内に第
１ユーザ・ワードのパリテイ・ビツト（第１図の
Ａ）を含む。同じメモリ・ワードの他のユーザ・
ワードは第１ユーザ・ワードと同一態様で上記モ
ジユールに蓄積することができ、これは他のメモ
リ・ワードにも適用される。第１メモリ・バンク
のモジユール１，（……），２，３はデコーダ９か
らライン８０を介して選択される。ライン８０に
おける論理信号“１”はイネイブル信号の機能を
有する。同様に、モジユール４は第２メモリ・バ
ンクにおける第１ユーザ・ワードの第１データ・
ビツト（第１図の４０）を含み、モジユール５は
このユーザ・ワードの最終データ・ビツトを含
み、モジユール６はこのユーザ・ワードのパリテ
イ・ビツトを含む。第２メモリ・バンクの他のモ
ジユールも図示を省略する。第２メモリ・バンク
のモジユール４，（……），５，６および他のモジ
ユールはデコーダ９からのライン８１上の信号を
介して選択され、これがためデコーダ９はいわゆ
る２中１選択コードを発生する。関連するすべて
のモジユールは同様な構成とすることができる。
４キロビツト（１ビツトワードが4096個）の容量
および第１図に示した編成のモジユールを使用し
た場合、メモリはそれぞれ８個のユーザ・ビツト
に１パリテイ・ビツトを加えて成るユーザ・ワー
ドを8192個含み、このユーザ・ワードは2048個の
メモリ・ワードにわたり分配される。モジユール
７はメモリ・ワード当りすべての訂正ビツト（第
１図のＥ，Ｆ，Ｇ，Ｈ）のデータを毎回含み、従
つて４ビツト・ワード1024個分の容量を有する。
モジユール７はそれぞれが１ビツト・ワード1024
個分の容量を有する４個の同様な素子で構成する
ことができる。一層大きな容量に対しは、メモリ
の構成をそれに相応して拡張することができる。 ユーザ装置８３がメモリへのアクセスを所望す
る場合、ユーザ装置８３はライン８４を介してメ
モリにアドレスを供給し、即ちデコーダ９にバン
ク・アドレス（本例では１ビツト）を供給し、ラ
イン８５を介し記憶位置アドレス（本例では10ビ
ツト）を供給し、かつユーザ・ワード番号（メモ
リ・ワード内の）従つて本例では２ビツトをライ
ン８６を介して供給する。読出されたメモリ・ワ
ードは並列８ビツト形式でライン８７上に生じ、
かつ関連するパリテイ・ビツトはライン８８上に
生ずる。異なるバンクの対応するモジユールから
のライン８７および８８は例えば毎回ワイヤド
OR機能を介してビツト形式で合成される。ユー
ザ装置８３は普通の構成のものとすることがで
き、例えばフイリツプス社のP1000シリーズから
の中央電子計算機とすることができる。ユーザ装
置８３では９ビツトのパリテイは普通の態様例え
ば排他的論理和ロジツクによつて決定する。更に
ユーザ装置８３は、供給されたユーザ・データを
一時蓄積するデータ・レジスタ９６を備える。パ
リテイが正しい場合、ユーザ・ワードは更に処理
を行うことが可能になる。パリテイが正しくない
場合、バンク番号およびユーザ・ワード番号に関
する情報は循環方式で記録され、例えばこれら３
ビツトに関連するアドレス・レジスタ８２が順次
のクロツクパルス・サイクルの計数を継続するカ
ウンタとして構成されるようにする。受信したユ
ーザ・ワード（本例では８個）のすべてを、レジ
スタ９６に接続された図示しないレジスタに一時
蓄積する。ライン８６上に２ビツトはセレクタ８
９に供給する。誤りが検出されない限りこのセレ
クタによつては何等の有効な結果を招来せず、そ
の理由はライン９２上に生ずる如何なるデータも
ユーザ装置８３によつて無視されるからである。 10ビツト・メモリ・ワード・アドレスはアドレ
ス信号としてモジユール７に供給される。誤りが
検出された場合、ユーザ装置８３はライン９０を
介してモジユール７へイネイブル信号を供給し、
その結果関連するメモリ・ワードに割当てられた
４個の訂正ビツトがアドレス指定される。これら
訂正ビツトは一時的にレジスタ９１に蓄積する。
一方セレクタ８９は周期的に巡回するワード番号
データを供給され、その制御の下に毎回レジスタ
９１からの４個の訂正ビツトの内の１訂正ビツト
をライン９２を介してユーザ装置８３へ転送し、
ユーザ装置８３は第１図に示したパターンから76
ビツトのすべてを順次供給される。その場合訂正
が下記の説明に基づいて次のステツプを介して行
われる。 (a) まず、訂正すべきコード・ワードにパリテ
イ・マトリツクスを乗算してシンドロウムｓを
発生させる。パリテイ・マトリツクスは例えば
ユーザ装置８３の読出し専用メモリの一部に蓄
積され、次の形 を有する。上記乗算によりシンドロウム・ベク
トルが生ずる。マトリツクスの乗算はデイジタ
ルデータ処理において使用される普通の技術で
あり、ここでは詳細な説明は省略する。 (b) 次いで、シンドロウム・ベクトルの３つの元
SO，Sl，Srの値が決定されるが、これには次
の値が可能である。 【表】 この表においてケース１）は誤りが存在しない
ことを示し、従つてこのケース１）には付加的な
チエツクの結果遭遇または当面することができ
る。上記のケース２），３），４）はユーザ・シン
ボルに誤りが起つておらず、アドレス指定された
ユーザ・ワードが訂正すること無く使用可能であ
ることを示す。上記のケース５）および６）はユ
ーザ・ワードが訂正する必要があることを示す。
例えば、最初バンク０からのユーザ・ワードがア
ドレス指定された場合、原理的にケース３），
４）または６）は生起できず、またケース４）は
チエツキング動作の際しか遭遇できない。ケース
５）および６）においては毎回ユーザ・ワードを
訂正することだけ必要とするに過ぎない。誤りの
位置はベクトル商sr：ｓ（１，０）＝ａiによつて
示される。この商はガロア体の代数によつて定義
される。 ｃ その値が既知でありかつユーザ装置が最初に
アドレス指定されたユーザ・ワードけ必要とす
る場合には、ランクｉに対応するビツトを反転
することだけを必要とする（その理由はこのワ
ードにおいて誤りビツトが検出されたから）。
メモリ・ワード全体を使用する必要がある場合
には、見出されるシンボルｅfはビツト形式で
なければならずかつ毎回関連のユーザ・シンボ
ルに対しモジユロ２加算されなければならな
い。 上記訂正の結果は、訂正されたユーザ・ワード
および訂正ワードから成り、この訂正ワードは例
えば前記量ｉによつて決まる位置に７個のデータ
０および１個のデータ１として蓄積することがで
きる。ユーザ・ワードと同一構造を有するこの訂
正ワードが蓄積され（誤りが生じたバンクのバン
ク番号を含む）、更に、所定の訂正ワードが如何
に頻繁に生起するかが適当な統計的手法を介して
記録される。所定の和に到達した場合、所定のモ
ジユールはある確度で誤りを発生すると仮定する
ことができ、従つて訂正ワードはメモリ・ワード
において検出された誤りを直接訂正するために使
用すべき所定訂正の状態を得ることができる。こ
れにより、このようにしない場合に他のユーザ・
ワードを読出し、前述したシンドロウム・ベクト
ルを決定するために必要な時間が節減される。 一方、第３図において新たなユーザ・ワードを
書込む必要がある場合には、ライン８４は再びユ
ーザ装置８３からバンク番号、メモリ・ワード・
アドレスおよびユーザ・ワード番号を含む13ビツ
ト・アドレスを供給される。メモリの読出／書込
みは個別に図示してない。第１処理動作に際して
は、関連のユーザ・ワード位置に蓄積されたユー
ザ・ワードが読出され、誤りをチエツクされ、所
要に応じ上述した態様で訂正され、恐らくは訂正
後に８ビツトレジスタ９４に蓄積される。図示の
入力端子の他、このレジスタ９４にはユーザ装置
８３のデータレジスタ９６の出力端子に接続した
入力端子をも設けて（またはこの入力端子だけを
設けて）ユーザ装置８３から読出された訂正され
たユーザ・ワードを供給されるようにすることも
できる。かかる接続は図面を簡単にするため図示
しない。更に、読出されたユーザ・ワードにおい
てたとえ誤りが検出されなくても、関連するワー
ドの４個の訂正ビツトはライン９０上のイネイブ
ル信号の制御の下にモジユール７０から読出さ
れ、レジスタ９１に蓄積される。その結果、新た
に書込むべきユーザ・ワードのデータが多重ライ
ン９３を介して関連のモジユールへ供給され、更
にパリテイビツト発生器７９へ供給され、パリテ
イビツト発生器７９は供給されたユーザ・ビツト
に基づいてパリテイ・ビツトを発生し、これは再
度普通の態様において排他的論理和ロジツクを介
して実現することができる。このようにして発生
したパリテイビツトは（ライン８４を介して）ア
ドレス指定される関連のモジユール３または６に
ユーザ・ビツトと共に蓄積される。これを同時
に、“新たな”データはレジスタ９４に依然存在
する“古い”データと共にビツト形式で作動する
モジユロ２加算器９７に供給される。この加算結
果（８ビツト）はシンボル発生器９５に供給し、
シンボル発生器９５において第４図につき後で詳
述する４ビツト・シンボルに変換する。この変換
は、ユーザ・ワード（W0……W7）に量（a0……
a7）から成るマトリツクスを乗算するという態様
で行われる。この乗算の結果ガロア体GF（２M）
から４ビツト・シンボルが得られる。乗算器９８
において、この４ビツト・シンボルに別の４ビツ
ト・シンボル（ａj）が乗算され、指数ｊの値は
ライン８６を介して乗算器９８に供給されるメモ
リ・ワード内のユーザ・ワード番号によつて決定
され、これに訂正子ビツトに対する変更が追随す
る。セレクタ８９においてこの変更がレジスタ９
１の内容にビツト形式でモジユロ２加算され、そ
の場合最終結果は（再度）モジユール７０に蓄積
され、アドレス指定は依然としてライン８５上の
信号によつて行われる。モジユール７０につき読
出／書込み制御は同じく個別には図示しない。 次に、訂正ビツトをもチエツクする実施例につ
き説明する。本例においては次のパリテイ・マト
リツクスが使用され、第１図の簡単な例を再度適
用することができる。 特に最終行のユーザ・ブロツクには元a0は最早
や生ぜず、その理由は元またはエレメントにａが
乗算されているからである。更に、19個の列が第
２ライン（或は第１ライン）上に元またはエレメ
ントを含んでおり、その結果訂正ビツトはあたか
もメモリ・バンク１の一部であるかの如くメモ
リ・バンク１の一部を形成する。前述したよう
に、冪級数｛ａ……a8｝に代え、ガロア体GF
（２M）の元につき異なる級数を使用することがで
き、これは実際上シンボルa0を表わす“極最終”
列（011）における第２番目の“１”に対しても
適用することができ、これに対しては関連するユ
ーザ・ブロツク内の特殊な他の指数を生ぜしめる
こともできる。誤り検出処置は最初は同一である
が、ここではシンドロウム・ベクトルｓの３つの
元｛s0，s1，sr）は次の意味を有する。 【表】 先の実施例に対するのと同一の考察およびオペ
レーシヨンを適用することができる。先の実施例
との相違点は特に、上記のケース６）では訂正モ
ジユールにおける誤りを個別に信号で指示しない
ことである。変形した信号方式によれば第３図に
示した装置は明らかに明確な動作を行い、この目
的のために構成した装置の実施例を第６図に示
す。本例ではバンク０のパリテイ・ビツト（マト
リツクス３０）は関連するユーザ・ワードのデー
タ内容に基づいて決定されるが、バンク１に対し
訂正子ビツトはパリテイ・ビツトの値（これは上
記の表の第２行および第19列における“１”）と
共に決定される。訂正子ビツト自体はパリテイ・
ビツトの値と共には決定されない。従つて、第６
図におけるパリテイ・ビツト発生器７９の出力端
子はバンク０のモジユール３（マトリツクス３
０）だけに接続する。更に、第６図における要素
９４，９７，９５，９８，９９の直列接続および
要素９１，８９の直列接続は第３図に対応してい
る。しかしバンク１におけるパリテイ・ビツトは
次の如く処理される。 新たなユーザ・ワードを蓄積する必要がある場
合には、“古い”および“新たな”ユーザ・ワー
ドのユーザ・ビツトのビツト形式での排他的論理
和機能が再度モジユロ２加算器９７において形成
される。前述したように、関連するメモリ・ワー
ドの変更または修正された訂正ビツトはシンボル
発生器９５、乗算器９８および要素９９の直列接
続を介してモジユール７０に蓄積される。第３図
のモジユール６０に代え、バンク１のパリテイ・
ビツトを蓄積するためアドレス・レジスタ６１Ａ
を有するマトリツクス６０Ａを設ける。このマト
リツクス６０Ａは前記マトリツクス６０と同一容
量を有するが、前述した１ビツト・ワードを4096
ワード含むパターンを有せず、マトリツクス７０
と同一のパターンを有し、従つて例えば４ビツ
ト・ワードを1024ワード含むパターンを有する。
これらワードは毎回ライン８５上のアドレス・ビ
ツトによりワード当りでアドレス指定することが
できる。バンク１における読出し動作の場合に
は、関連する４個のパリテイ・ビツトはライン８
１上のイネアブル信号の下にマトリツクス６０Ａ
から読出され、また４個の訂正ビツトがマトリツ
クス７０から読出される。これら８ビツトは同様
に構成したレジスタ９１，１０１に一時蓄積す
る。マトリツクス７０につき第３図のライン９０
の機能は本例ではライン８６により遂行される。
セレクタ８９および１０２はライン８６上の２個
のアドレス・ビツトを供給され、正常な読出し動
作の場合にはライン８８を介し１パリテイ・ビツ
トおよびライン９２を介し１訂正ビツトだけユー
ザ装置８３へ通過させる。このユーザ装置８３
は、前述した態様で、読出した８ビツト・ワード
（バンク０）または読出した９ビツト・ワード
（バンク１）のパリテイを決定する。パリテイが
正しい場合には、データはその後の処理を施すこ
とができる。バンク０における読出し動作の場合
には、パリテイを算出するため同一回路を使用
し、パリテイに影響を及ぼさない（ダミー）訂正
ビツトがシミユレートされるようにする。パリテ
イが正しくない場合には、メモリ・ワードの７６
ビツトは再びライン８０，８１，８６上のアドレ
スの循環形式での変更を介して読出され、前述し
た態様で訂正が行われる（変更信されたパリテ
イ・マトリツクスを考慮して）。 新たなユーザ・ワードが蓄積された場合、ユー
ザ装置８３のライン９０Ａ上の信号とライン８１
上の信号とがORゲート７８において合成されて
常にマトリツクス７０および６０Ａがまず読出さ
れる。読出した訂正ビツトは要素９９に供給され
る。パリテイ・ビツト発生器１０３はモジユロ２
加算器９７から古いおよび新たなユーザ・ワード
（８ビツト）のビツト形式モジユロ２加算結果を
供給され、これからパリテイ・ビツト発生器７９
と同一態様で１パリテイ・ビツトを発生する（パ
リテイ・ビツトは新たなユーザ・ワードがモジユ
ール０において蓄積位置を見出した場合にのみ有
効となる）。パリテイ・ビツト発生器１０３から
のパリテイ・ビツトは乗算器１０４において量ａ
jを乗算される。指数ｊまたはメモリ・ワード内
のユーザ・ワード番号（即ち０，……３）と同じ
値を有し、従つて量ａjは第２図で与えられる。
前述したように、すべての量ａj（０ｊ３）
は互に一次独立である。ｊの値はライン８６上の
２ビツト信号（00.01，10，11）として供給す
る。２個のアドレス・ビツトを復号して４ビツ
ト・シンボルを形成する。パリテイ・ビツトが
“０”の場合、乗算結果は“0000”であること明
らかである。ゲート１０６をライン８１上の信号
により制御して、新たなユーザ・ワードがバンク
０用のものである場合ゲート１０６を閉成するよ
うにし、その場合４ビツト・モジユロ２加算器１
０５は“0000”を供給される。４ビツト・モジユ
ロ２加算器１０５は、乗算器９８から、乗算器１
０４において決定されたユーザ・ビツトのパリテ
イに対する４ビツト変更ベクトルに対し導入およ
び加算すべき訂正ビツトに対する４ビツト変更ベ
クトルを供給される。これによりパリテイ・ビツ
トに対し導入すべき総変更ベクトルが得られる。
その場合４ビツト・モジユロ２加算器１００が前
記変更をレジスタ１０１のパリテイ・ビツトに加
算し、従つてマトリツクス６０Ａに対する“新た
な”パリテイ・ビツトが書込みに対し使用可能と
なる。このマトリツクス６０Ａに対する読出／書
込制御結線は図面を簡単にするため図示しない。 第４図は、新たなまたは変更されたユーザ・ワ
ードがメモリ位置のワード位置に書込まれている
場合前記ワード位置に関連する訂正データを更新
するための回路の実施例を示す。この回路は第３
図の簡単な回路構成例を示し、第３図のモジユロ
２加算器９７、シンボル発生器９５、乗算器９８
および要素９９を備える。訂正／パリテイ・ビツ
トを発生する第３／６図に示した回路の他の要素
は一部に普通の構成を有し、一部に第４図に示し
た構成を有する。第４図の回路は23個の排他的論
理和回路２０１〜２２３および24個のNANDゲー
ト２２４〜２４７を備える。新たなユーザ・ワー
ドが使用準備完了状態にある場合、新たなユー
ザ・ワードはビツト形式で入力端子２４８〜２５
５に供給する。メモリ・ワードは第１図に示す如
く構成されていると仮定する。これらのワードと
共に、先に蓄積されているユーザ・ワードをビツ
ト形式で入力端子２５６〜２６３に供給する。従
つて排他的論理和ゲート２０１〜２０８のそれぞ
れは対応する桁の２ビツトを供給される。かくし
てモジユロ２加算器９７が形成される。先に空き
状態であつたメモリが起動された場合、蓄積され
たユーザ・ワードは（０……０）である。コード
に関連するパリテイ・マトリツクスは下記の如く
表わされる。 各コード（メモリ）ワードはｃ・〔Ｈ〕＝０を満
足する。 このマトリツクスの初めの２行についてこれ
は、パリテイビツトを含むユーザ・ワードのパリ
テイが偶数でなければならないことを意味する。
上記マトリツクスの第３行によつて課せられる条
件を決定するためにはガロア体GF（２M）＝GF
（24）の各元はGF（24）の初めの４個の元a0，a1，
a2，a3の一次結合として表わすことができるか、
またはこれに関しGF（24）の４個の任意の元が一
次独立組（セツト）を形成する場合にはこれら４
個の元の一次結合として表わすことができるとい
うことを想起することが必要である。従つて、例
えば、ユーザ・ワードｃの４ビツト元ｃ（9a＋
ｂ）は下記の和 として表わすことができ、ここでｊは変数であ
る。 であれば訂正シンボルが求められる。式(1)を式(2)
に代入すれば となる。 これは、訂正子ビツトが訂正子ビツトに対する
個々のユーザ・ワードの寄与の和として形成され
ることを意味する。これから明らかなように回路
が比較的簡単になり、そうなるのは古いユーザ・
ワードを新たなユーザ・ワードで置換した場合、
これら２組のビツトしか考慮する必要がないから
である。従つて番号ａを有するメモリ・バンクの
番号ｊを有するユーザ・ワードの寄与は となる。新たなユーザ・ワードを書込む場合に
は、古いユーザ・ワードおよび新たなユーザ・ワ
ードの間の寄与の差を既に存在する訂正子ビツト
に加えることだけを必要とするに過ぎず、すべて
の関係が線形であるからこれは全く正しい。上記
の和 は第３図の要素９５において行われる。その理由
は第４図の排他的論理和ゲート２０８〜２１０の
出力信号はこの順序でW0……W7として表わした
場合、次の乗算 を行つて４ビツト・シンボルｖが形成されるから
である。ガロア体につき第５図の左半部に従つて
初めの８個の元≠０が使用されており、これから
直接 v0＝w0w4w7 v1＝w1w4w5w7 v2＝w2w5w6 v3＝w3w6w7 が得られる。この場合排他的論理和ゲート２０９
〜２１６の機能は次の通りである。 ２０９：w6w7 ２１０：w5w2 ２１１：w1w5 ２１２：w4w7 ２１６：v0；２１５：v1；２１４：v2；２１
３：v3 従つて第３図に示した回路のシンボル発生器９
はこれらの回路素子によつて実現される。次いで
シンボルｖ＝（v3，v2，v1，v0）にａjを乗算す
る必要がある。ｊの値は２進形式で与えられ、本
例では復号されないが、ユーザ・ワード番号の２
ビツト位置のそれぞれにより乗算器９８を構成す
る２段の一方を制御する。 端子２６４に偶数のメモリ・ワード番号を示す
論理信号“０”が供給された場合、NANDゲート
２２４，２２６，２２８，２３０は作動可能状態
となり、量ｖが変形されない形で関連のNANDゲ
ート２３２，２３３，２３４，２３５を介して第
２段へ供給される。 端子２６４に寄数のユーザ・ワード番号を示す
論理信号“１”が供給された場合、NANDゲート
２２５，２２７，２２９，２３１が作動状態とな
り、量ｖにシンボルａが乗算され （v3，v2，v1，v0）ａ＝（v2，v1，v0v3，v3）
となり、この場合前記排他的論理和機能はゲート
２１７によつて行われ、演算結果は関連する
NANDゲート２３２，２３３，２３４，２３５を
介して次段へ供給される。 端子２６４および２６５の両方に論理信号
“０”が供給された場合には、NANDゲート２３
６，２３８，２４０，２４２も作動可能となり
（NANDゲートに付した小さい丸印は反転入力／
出力端子を示す）、量ｖは関連するNANDゲート
２４４，２４５，２４６，２４７を介し変形され
ない形で出力端へ供給される。 しかし、後者の場合に端子２６５がユーザ・ワ
ード番号（10）を示す論理信号“１”を供給され
たときには、NANDゲート２３７，２３９，２４
１，２４３が作動可能状態となり、量ｖにシンボ
ルa2が乗算されて （v3，v2，v1，V0）×a2＝（v1，v0v3，v2
v3，v2） となり、この場合前記排他的論理和機能はゲート
２１８，２１９によつて行われ、演算結果は関連
するNANDゲート２４４，２４５，２４６，２４
７を介して出力端へ供給される。 ユーザ・ワード番号が（11）の場合には、これ
に対応して下記の演算 （v3，v2，v1，v0）a3＝（v1，v0v3，v2v3，
v2）×ａ ＝（v0v3，v2v3，v1v2，v1） が行われる。 かくして第３図の回路の乗算器９８が実現され
る。 NANDゲート２４４〜２４７の出力信号は入力
端子２６６，２６７，２６８，２６９に生ずる訂
正ビツトにビツト形式でモジユロ２加算される。
新たな訂正ビツトは排他的論理和ゲート２２０〜
２２３の関連出力端子に発生し、これが再び蓄積
されることとなる。かくして第３図に示した回路
のモジユール９９が実現される。第４図に示した
回路はクロツクパルス装置を付加することにより
同期することができるが、図面を簡単にするため
これは図示しない。 次に種々のメモリ・パラメータにつき考察す
る。次の定義を適用することができる。即ち Ｘはメモリ・ワードにおける（非冗長）ユーザ・
ビツト数（第１図では３２）。 Ｙは単一障害分離区域に蓄積されるユーザ・ワー
ドのビツト数（以上の説明では毎回１である
が、一層大きい値を考えることもできる）。 Ｋはユーザ・ワードにおける（非冗長）ビツト数
（即ち第１図では８）。 Ｚ＝Ｘ／Ｙはユーザ・ビツトが分配される障害分
離区域の数。 Ｌはメモリ・バンクの数。 Ｑは単一の障害分離区域に蓄積されるユーザ・ワ
ードのユーザ・ビツト数。 少なくともユーザ・ワードにおけるユーザ・ビ
ツトと同数の障害分離区域が存在する場合には、
すべてのユーザ・ビツトはユーザ・ワード当り個
別の障害分離区域に蓄積され、Ｑ＝１およびＬ＝
Ｚ／Ｋとなる。ユーザ・ワード当りのユーザ・ビ
ツト数が障害分離区域の数の少なくとも２倍であ
る場合には、１メモリ・バンクに対しＬ＝１およ
びＱ＝Ｋ／Ｚが選択される。技術的理由のため、
前者の場合には時としてＱ＞１が使用され、その
場合メモリ・バンクの数はＬ＝Ｚ・Ｑ・Ｋ-1とな
る。 使用するパリテイ・マトリツクスのすべての例
は互に他に対して相違させる必要がある。１メモ
リ・バンクの場合には、パリテイ・マトリツクス
には２個の行のみ存在する。元はガロア体GF
（２M）の元であり、従つて存在可能な異なる元は
２Mである。１メモリ・バンクの場合に、パリテ
イにおいて訂正ビツトを考慮しないときには、マ
トリツクスの列の（最大）数は２M＋１にするこ
とができ、従つて第１図の場合には１７になり、
その場合15個のユーザ・ビツト、１個のパリテ
イ・ビツトおよび１個の訂正ビツトが含まれる。
その理由は、この場合訂正ビツトに対する列は一
つを除き元“０”を含み、従つてそれが他のすべ
ての列から明確に相違するからである。パリテイ
に訂正ビツトが含まれる場合には、列の数は最大
で２Mとすることができ、従つてユーザ・ビツト
の最大ビツト数は毎回１だけ小さくなる（即ち第
１図では１４）。これはそれぞれ次式 Ｋ２M−１およびＫ２M−２ として表わすことができる。単一の障害分離区域
に一層多いビツトＱを蓄積する場合には、次式 ＫＱ（２M−１）およびＫＱ（２M−２） がそれぞれ成立つ。これは、メモリ・ワード当り
のユーザ・ワードの数が一層多い（Ｍが一層大き
い）場合には、ユーザ・ワードの長さも一層大き
くできることを示す。同じことはＱが一層大きい
場合にも成立つ。
【図面の簡単な説明】
第１図はメモリ・ワードの構成例を示す図、第
２図はパリテイ・マトリツクスを示す図、第３図
は本発明の実施例の要部を示すブロツク図、第４
図は訂正子シンボルを形成する装置の一例を示す
回路図、第５図はガロア体およびそれを形成する
回路を例示する図、第６図は第３図と同様な他の
実施例の要部を示すブロツク図である。 〜……モジユール、……訂正モジユー
ル、９……デコーダ、１０，２０，……６０，６
０Ａ……メモリ・マトリツクス、１１，１２，…
…６１，６１Ａ……アドレスレジスタ、１２，２
２，……６２……データバツフア、１３……アド
レスライン、７０……マトリツクス、７９……パ
リテイビツト発生器、８０，８１……モジユール
選択ライン、８２……アドレスレジスタ、８３…
…ユーザ装置、８９……セレクタ、９１……レジ
スタ、９４……８ビツトレジスタ、９５……シン
ボル発生器、９７，１９９……モジユロ２加算
器、９８……乗算器、１００……４ビツト・モジ
ユロ２加算器、１０１……レジスタ、１０２……
セレクタ、１０３……パリテイ・ビツト発生器、
１０４……乗算器、１０５……４ビツト・モジユ
ロ２加算器、１０６……ゲート、２０１〜２２３
……排他的論理和ゲート、２２４〜２４７……
NANDゲート、３００〜３０３，３０４〜３０７
……計数段。

Claims (1)

  1. 【特許請求の範囲】 １ 第１メモリバンクを具え、前記第１メモリバ
    ンクがそれぞれ第１均一長さのメモリワードを収
    容する第１複数の記憶位置を有し、各記憶位置が
    それぞれ第２均一長さのユーザワードを収容する
    第２複数のユーザワード位置を前記第１均一長さ
    内に有し、 記憶位置８５及び記憶位置内のユーザワード位
    置８６を特定するユーザアドレス８４を供給され
    るアドレス入力端を有するアドレス指定手段と、 アドレス指定されたユーザワードを移送するデ
    ータライン８７とを備え、 各ユーザワード位置が均一な数のデータビツト
    位置（00…07，10…17，20…27，30…37）と、関
    連するユーザワードにおける単一ビツト誤りを検
    出するパリテイビツト（Ａ，Ｂ，Ｃ，Ｄ）のため
    の少なくとも１個の位置とを有するワード編成形
    メモリシステムにおいて、 記憶位置内のユーザワードの対応するビツト位
    置におけるデータビツトが複数ビツトユーザシン
    ボルを構成し、かつ記憶位置内のユーザワードの
    対応するビツト位置におけるパリテイビツトが複
    数ビツトパリテイシンボルを構成し、 更に各記憶位置には複数ビツト訂正子シンボル
    を形成する前記第２複数に等しい複数の訂正ビツ
    ト（Ｅ，Ｆ，Ｇ，Ｈ）を収容し、 前記シンボルのすべてが同一ガロア体の元を構
    成し、 ユーザワードにおける単一ビツト誤りを検出す
    るため関連するパリテイビツトと共にユーザワー
    ドを供給されるよう前記データラインに接続した
    入力端を有する検出装置８３を備え、前記検出装
    置は前記単一ビツト誤りを検出した場合前記アド
    レス指定手段の入力端に接続した検出信号出力端
    に検出信号を発生して、パリテイビツト及び対応
    する訂正子シンボルを含む同じユーザワードの他
    のユーザワード位置をアドレス指定させ、 前記検出装置の検出信号出力端に接続した検出
    信号入力端を有する訂正装置と、 読出された正しくないメモリワードを供給され
    るよう前記データラインに接続した入力端を有
    し、かつこのメモリワードに、同一ガロワ体の元
    から成るパリテイマトリツクス（Ｈ）を乗算して
    誤りシンボル並びに誤りシンボル及びロケータシ
    ンボルの積シンボルを発生する第１乗算手段と、 前記誤りシンボル並びに前記積シンボルを供給
    されるよう前記乗算手段に接続した入力端を有
    し、前記誤りシンボル並びに前記積シンボルから
    誤りロケータ量を抽出する抽出手段と、 前記データライン、前記乗算手段の出力端及び
    前記抽出手段の出力端に接続した入力端を有し、
    前記誤りロケータ量によつて見出されたビツト位
    置における正しくないメモリワードを前記誤りシ
    ンボルとなる誤りに対し訂正する第１訂正手段
    と、 前記訂正手段から訂正されたユーザワードを出
    力する出力手段と を備えたことを特徴とするワード編成形メモリシ
    ステム。 ２ 前記データラインが双方向転送能力を有し、
    前記メモリシステムが更に符号化装置を備え、前
    記符号化装置には、前記データラインに接続さ
    れ、ユーザワード位置に新たなユーザワードを書
    込む際、アドレス指定されたユーザワード位置の
    先の内容につきユーザワードの変更情報を供給さ
    れ、かつ訂正ビツトを更新するためアドレス指定
    されたユーザワード位置を含む記憶位置の訂正ビ
    ツトも供給される入力要素94，95，97，98と、前
    記記憶位置に接続され更新された訂正ビツトを再
    現する出力要素９９とを設ける特許請求の範囲第
    １項記載のメモリシステム。 ３ 前記データラインが双方向転送能力を有し、
    前記メモリシステムが更に符号化装置を備え、前
    記符号化装置には、前記データラインに接続さ
    れ、ユーザワード位置に新たなユーザワードを書
    込む際、“新たな”ユーザワードと、アドレス指
    定されたユーザワード位置に先に存在する“古
    い”ユーザワードとの双方を供給される入力端
    と、前記“古い”ユーザワード及び“新たな”ユ
    ーザワードの制御のもとにユーザワード変更信号
    を発生する変更決定手段９７と、前記変更決定手
    段の出力端に接続されユーザワード変更信号にベ
    クトル〔m0，m1，……，ｍ（Ｋ−１）〕を乗算
    して訂正子変更中間シンボルを形成する第２乗算
    手段９５と、前記第２乗算手段の出力端及びアド
    レスラインに接続した入力端を有し、アドレス指
    定されたメモリワード位置内のユーザワード番号
    を供給され、訂正子変更中間シンボルに前記ユー
    ザワード番号を乗算して訂正子変更シンボルを形
    成する第３乗算手段９８と、前記第３乗算手段の
    出力端及びアドレス指定された記憶位置に接続さ
    れ、訂正子変更シンボルにより訂正ビツトを更新
    するためアドレス指定されたユーザワード位置を
    含む記憶位置に訂正ビツトを供給される第２訂正
    手段９９と、アドレス指定された記憶位置に接続
    され更新された訂正ビツトを再現する出力端とを
    設ける特許請求の範囲第２項記載のメモリシステ
    ム。 ４ 前記データラインが双方向転送能力を有し、
    前記メモリシステムが更に符号化装置を備え、前
    記符号化粧装置には、前記データラインに接続さ
    れ、ユーザワード位置に新たなユーザワードを書
    込む際、“新たな”ユーザワードと、アドレス指
    定されたユーザワード位置に先に存在する“古
    い”ユーザワードとの双方を供給される入力端
    と、前記“古い”ユーザワード及び“新たな”ユ
    ーザワードの制御のもとにユーザワード変更信号
    を発生する変更決定手段９７と、前記変更決定手
    段の出力端に接続されユーザワード変更信号にベ
    クトル〔m0，m1，…，ｍ（Ｋ−１），mj〕を乗
    算して訂正子変更中間シンボルを形成する第２乗
    算手段９５と、前記第２乗算手段の出力端及びア
    ドレスラインに接続した入力端を有し、アドレス
    指定されたメモリワード位置内のユーザワード番
    号を供給され、訂正子変更中間シンボルに前記ユ
    ーザワード番号を乗算して訂正子変更シンボルを
    形成する第３乗算手段９８と、前記第３乗算手段
    の出力端及びアドレス指定された記憶位置に接続
    され、訂正ビツト訂正変更シンボルにより更新し
    かつ訂正子シンボルを随件する関連するメモリワ
    ードのパリテイシンボルをも訂正子変更シンボル
    により更新するためアドレス指定されたユーザワ
    ード位置を含む記憶位置のパリテイシンボル及び
    訂正ビツトを供給される第２訂正手段９９，１０
    ０，１０５と、アドレス指定された記憶位置に接
    続され更新されたパリテイシンボル及び訂正ビツ
    トを再現する出力端とを設ける特許請求の範囲第
    ２項記載のメモリシステム。
JP5355179A 1978-05-02 1979-05-02 Device having memory Granted JPS54144146A (en)

Applications Claiming Priority (1)

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NL7804674A NL7804674A (nl) 1978-05-02 1978-05-02 Geheugen met detektie en korrektie van fouten.

Publications (2)

Publication Number Publication Date
JPS54144146A JPS54144146A (en) 1979-11-10
JPS6122826B2 true JPS6122826B2 (ja) 1986-06-03

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US (1) US4335458A (ja)
JP (1) JPS54144146A (ja)
CA (1) CA1128664A (ja)
DE (1) DE2916710A1 (ja)
FR (1) FR2425112B1 (ja)
GB (1) GB2020866B (ja)
NL (1) NL7804674A (ja)
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