JPH06243049A - パリティ制御回路 - Google Patents
パリティ制御回路Info
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- JPH06243049A JPH06243049A JP5024598A JP2459893A JPH06243049A JP H06243049 A JPH06243049 A JP H06243049A JP 5024598 A JP5024598 A JP 5024598A JP 2459893 A JP2459893 A JP 2459893A JP H06243049 A JPH06243049 A JP H06243049A
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- Japan
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- parity
- data
- address
- memory
- control circuit
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明は、パリティ制御回路に関し、パリテ
ィ制御回路を備えていないプロセッサに、クロック同期
によるパリティ制御回路を付加するときの実装面積を少
なくする。 【構成】 外付けのメモリのアドレスに対するパリティ
生成, チェック手段と、前記メモリのデータに対するパ
リティ生成, チェック手段を備えて、前記アドレスに対
するパリティと、前記データに対するパリティとを、パ
リティ用メモリの同一チップ内に記憶し、前記パリティ
用メモリのアドレスパリティ, データパリティの選択信
号により、前記パリティ用メモリに対するアドレスパ
リティ, 及び、データパリティの書き込み制御, 読み出
し制御を、それぞれ、別のタイミングで行うように構成
する。
ィ制御回路を備えていないプロセッサに、クロック同期
によるパリティ制御回路を付加するときの実装面積を少
なくする。 【構成】 外付けのメモリのアドレスに対するパリティ
生成, チェック手段と、前記メモリのデータに対するパ
リティ生成, チェック手段を備えて、前記アドレスに対
するパリティと、前記データに対するパリティとを、パ
リティ用メモリの同一チップ内に記憶し、前記パリティ
用メモリのアドレスパリティ, データパリティの選択信
号により、前記パリティ用メモリに対するアドレスパ
リティ, 及び、データパリティの書き込み制御, 読み出
し制御を、それぞれ、別のタイミングで行うように構成
する。
Description
【０００１】
【産業上の利用分野】最近の、例えば、マイクロプロセ
ッサ(MPU) の高速化に伴い、上記マイクロプロセッサ(M
PU) の性能向上を目的として、上記マイクロプロセッサ
(MPU) に外付けされる外部キャッシュメモリに対する制
御も、上記マイクロプロセッサ(MPU)のクロックに同期
して動作することが必要となってきている。
ッサ(MPU) の高速化に伴い、上記マイクロプロセッサ(M
PU) の性能向上を目的として、上記マイクロプロセッサ
(MPU) に外付けされる外部キャッシュメモリに対する制
御も、上記マイクロプロセッサ(MPU)のクロックに同期
して動作することが必要となってきている。
【０００２】かかるマイクロプロセッサ(MPU) では、マ
イクロプロセッサ(MPU) 自身にアドレス, データに対す
るパリティチェック機構を備えていないのが普通であ
り、かかるマイクロプロセッサ(CPU) を使用したデータ
処理装置の信頼度を向上させる為には、上記外付けのメ
モリ (例えば、上記キャッシュメモリ) に対して、外部
でパリティの作成、チェックを行う必要がある。
イクロプロセッサ(MPU) 自身にアドレス, データに対す
るパリティチェック機構を備えていないのが普通であ
り、かかるマイクロプロセッサ(CPU) を使用したデータ
処理装置の信頼度を向上させる為には、上記外付けのメ
モリ (例えば、上記キャッシュメモリ) に対して、外部
でパリティの作成、チェックを行う必要がある。
【０００３】然しながら、クロックが高速になると、上
記外付けのキャッシュメモリのデータの出力サイクル内
にパリティを生成して、同じメモリにライトすること
は、遅延時間的に不可能であり、通常、データのライト
と、データ部のパリティのライトは、例えば、１クロッ
クずらしてメモリに書き込むことが行われる。このこと
は、アドレス部のパリティ (具体的には、上記キャッシ
ュメモリのタグ部に格納されているアドレスのパリテ
ィ) についても同じである。
記外付けのキャッシュメモリのデータの出力サイクル内
にパリティを生成して、同じメモリにライトすること
は、遅延時間的に不可能であり、通常、データのライト
と、データ部のパリティのライトは、例えば、１クロッ
クずらしてメモリに書き込むことが行われる。このこと
は、アドレス部のパリティ (具体的には、上記キャッシ
ュメモリのタグ部に格納されているアドレスのパリテ
ィ) についても同じである。
【０００４】このような、パリティ制御回路において、
最近のデータ処理装置のダウンサイジングの傾向に鑑
み、上記外付けのメモリ、例えば、上記キャッシュメモ
リに対するアドレス，データのパリティの生成，チェッ
ク回路は、実装面積を少なくすることが必要とされる。
最近のデータ処理装置のダウンサイジングの傾向に鑑
み、上記外付けのメモリ、例えば、上記キャッシュメモ
リに対するアドレス，データのパリティの生成，チェッ
ク回路は、実装面積を少なくすることが必要とされる。
【０００５】
【従来の技術】図３，図４は、従来のパリティ制御回路
を説明する図であり、図３は、構成例を示し、図４は動
作タイムチャートを示している。
を説明する図であり、図３は、構成例を示し、図４は動
作タイムチャートを示している。
【０００６】図３では、説明の便宜上、マイクロプロセ
ッサ(MPU) は省略されて記載されており、マイクロプロ
セッサ(MPU) のアドレスバス, データバスに付加され
る、例えば、キャッシュメモリのデータ部メモリ 5を中
心にして、マイクロプロセッサ(MPU) がキャッシュメモ
リをアクセスする場合のアドレスパリティ、データパリ
ティの生成と、チェックを行う制御回路を示している。
ッサ(MPU) は省略されて記載されており、マイクロプロ
セッサ(MPU) のアドレスバス, データバスに付加され
る、例えば、キャッシュメモリのデータ部メモリ 5を中
心にして、マイクロプロセッサ(MPU) がキャッシュメモ
リをアクセスする場合のアドレスパリティ、データパリ
ティの生成と、チェックを行う制御回路を示している。
【０００７】従来のパリティ制御回路では、図３に示さ
れているように、メモリのアドレスに対するパリティ,
及び、データに対するパリティ制御は、それぞれ、別の
アドレスパリティメモリ(APTY) 30,データパリティメモ
リ(DPTY) 31 が使用される。
れているように、メモリのアドレスに対するパリティ,
及び、データに対するパリティ制御は、それぞれ、別の
アドレスパリティメモリ(APTY) 30,データパリティメモ
リ(DPTY) 31 が使用される。
【０００８】データのライト時には、アドレスパリテ
ィ, 及び、データパリティは、並行して、それぞれ、ア
ドレスパリティ生成部 1, 及び、データパリティ生成部
2で、例えば、バイト単位に生成され、それぞれのアド
レスパリティメモリ(APTY) 30,及び、データパリティメ
モリ(DPTY) 31 にライトされる。｛図４の動作タイムチ
ャートのライト動作時を参照｝ 即ち、アドレスに対するパリティは、上記アドレスパリ
ティ生成部 1で生成されたパリティビットが、データを
ライトするタイミング｛図４の動作タイムチャートのリ
ード, ライト制御信号(*WRT), ストローブ(*STB), ライ
トイネーブル信号(*WE) 参照｝で、アドレスパリティメ
モリ(APTY) 30 にライトされる。
ィ, 及び、データパリティは、並行して、それぞれ、ア
ドレスパリティ生成部 1, 及び、データパリティ生成部
2で、例えば、バイト単位に生成され、それぞれのアド
レスパリティメモリ(APTY) 30,及び、データパリティメ
モリ(DPTY) 31 にライトされる。｛図４の動作タイムチ
ャートのライト動作時を参照｝ 即ち、アドレスに対するパリティは、上記アドレスパリ
ティ生成部 1で生成されたパリティビットが、データを
ライトするタイミング｛図４の動作タイムチャートのリ
ード, ライト制御信号(*WRT), ストローブ(*STB), ライ
トイネーブル信号(*WE) 参照｝で、アドレスパリティメ
モリ(APTY) 30 にライトされる。
【０００９】同様にして、データに対するパリティは、
上記データパリティ生成部 2で生成されたパリティビッ
トが、データをライトするタイミング｛図４の動作タイ
ムチャートのリード, ライト制御信号(*WRT), ストロー
ブ(*STB), ライトイネーブル信号(*WE) 参照｝で、デー
タパリティメモリ(DPTY) 31 にライトされる。
上記データパリティ生成部 2で生成されたパリティビッ
トが、データをライトするタイミング｛図４の動作タイ
ムチャートのリード, ライト制御信号(*WRT), ストロー
ブ(*STB), ライトイネーブル信号(*WE) 参照｝で、デー
タパリティメモリ(DPTY) 31 にライトされる。
【００１０】データのリード時は、アドレスパリティ,
及び、データパリティは並行してチェックされる。即
ち、アドレスに対するパリティチェックは、アドレスパ
リティチェック部 40 でチェックされ、エラー検出時に
は、図示（図３，図４）の＊ＡＰＴＹＥ信号で図示され
ていないマイクロプロセッサに通知される。
及び、データパリティは並行してチェックされる。即
ち、アドレスに対するパリティチェックは、アドレスパ
リティチェック部 40 でチェックされ、エラー検出時に
は、図示（図３，図４）の＊ＡＰＴＹＥ信号で図示され
ていないマイクロプロセッサに通知される。
【００１１】同様に、データに対するパリティチェック
は、データパリティチェック部 41でチェックされ、エ
ラー検出時には、図示（図３，図４）の＊ＤＰＴＹＥ信
号で図示されていないマイクロプロセッサに通知され
る。｛図４の動作タイムチャート参照｝
は、データパリティチェック部 41でチェックされ、エ
ラー検出時には、図示（図３，図４）の＊ＤＰＴＹＥ信
号で図示されていないマイクロプロセッサに通知され
る。｛図４の動作タイムチャート参照｝
【００１２】
【発明が解決しようとする課題】上記従来方法では、ア
ドレス，及び、データのパリティは、並行して書き込
み，チェックを行うことができるが、図３に示されてい
るように、アドレスパリティメモリ 30,データパリティ
メモリ 31 が必要であり、パリティビット用のメモリの
実装面積が増大するという問題があった。
ドレス，及び、データのパリティは、並行して書き込
み，チェックを行うことができるが、図３に示されてい
るように、アドレスパリティメモリ 30,データパリティ
メモリ 31 が必要であり、パリティビット用のメモリの
実装面積が増大するという問題があった。
【００１３】アドレス, データのパリティをチェックす
る技術として、本願出願人が先願している特開昭55-112
626 号公報「共通バス信号のエラーチェック方式」があ
り、情報送出側装置が、データ，アドレス，その他の信
号のパリティを生成して、情報受信側装置に送出し、情
報受信側装置では、上記情報送出側装置から送られてき
たパリティ情報に基づいて、パリティチェックタイミン
グを生成し、生成したタイミングに基づいて、共通バス
上のデータ，アドレス，その他の情報のパリティチェッ
クを行うもので、後述する本願発明の特徴の１つである
アドレスパリティチェックと，データパリティチェック
とをタイミングをずらしてチェックしている技術と類似
しているが、本願発明が解決しようとする課題である、
パリティビット用メモリの実装面積を増大する問題を解
決するものではない。
る技術として、本願出願人が先願している特開昭55-112
626 号公報「共通バス信号のエラーチェック方式」があ
り、情報送出側装置が、データ，アドレス，その他の信
号のパリティを生成して、情報受信側装置に送出し、情
報受信側装置では、上記情報送出側装置から送られてき
たパリティ情報に基づいて、パリティチェックタイミン
グを生成し、生成したタイミングに基づいて、共通バス
上のデータ，アドレス，その他の情報のパリティチェッ
クを行うもので、後述する本願発明の特徴の１つである
アドレスパリティチェックと，データパリティチェック
とをタイミングをずらしてチェックしている技術と類似
しているが、本願発明が解決しようとする課題である、
パリティビット用メモリの実装面積を増大する問題を解
決するものではない。
【００１４】本発明は上記従来の欠点に鑑み、パリティ
制御回路を備えていないプロセッサに、クロック同期に
よるパリティ制御回路を付加するときの実装面積、具体
的には、アドレス，データパリティメモリの実装面積を
少なくすることができるパリティ制御回路を提供するこ
とを目的とするものである。
制御回路を備えていないプロセッサに、クロック同期に
よるパリティ制御回路を付加するときの実装面積、具体
的には、アドレス，データパリティメモリの実装面積を
少なくすることができるパリティ制御回路を提供するこ
とを目的とするものである。
【００１５】
【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図であり、図１は、構成例を示し、図
２は動作タイムチャートを示している。上記の問題点は
下記の如くに構成したパリティ制御回路によって解決さ
れる。
一実施例を示した図であり、図１は、構成例を示し、図
２は動作タイムチャートを示している。上記の問題点は
下記の如くに構成したパリティ制御回路によって解決さ
れる。
【００１６】パリティ制御回路を備えていないプロセッ
サに、クロック同期によるパリティ制御回路を付加し
て、外付けメモリ 5に対するパリティ制御を行う回路で
あって、上記外付けのメモリ 5のアドレスに対するパリ
ティ生成手段 1と、チェック手段 4と、前記メモリ 5の
データに対するパリティ生成手段 2と、チェック手段 4
とを備えて、前記アドレスに対するパリティと、前記デ
ータに対するパリティとを、パリティ用メモリ 3の同一
チップ内に記憶し、前記パリティ用メモリ 3のアドレス
パリティ, データパリティの選択信号(DSEL)により、
前記パリティ用メモリ 3に対するアドレスパリティ, 及
び、データパリティの書き込み制御, 読み出し制御を、
それぞれ、別のタイミングで行うように構成する。
サに、クロック同期によるパリティ制御回路を付加し
て、外付けメモリ 5に対するパリティ制御を行う回路で
あって、上記外付けのメモリ 5のアドレスに対するパリ
ティ生成手段 1と、チェック手段 4と、前記メモリ 5の
データに対するパリティ生成手段 2と、チェック手段 4
とを備えて、前記アドレスに対するパリティと、前記デ
ータに対するパリティとを、パリティ用メモリ 3の同一
チップ内に記憶し、前記パリティ用メモリ 3のアドレス
パリティ, データパリティの選択信号(DSEL)により、
前記パリティ用メモリ 3に対するアドレスパリティ, 及
び、データパリティの書き込み制御, 読み出し制御を、
それぞれ、別のタイミングで行うように構成する。
【００１７】
【作用】即ち、本発明においては、プロセッサに外付け
で、例えば、キャッシュメモリを付加して、そのキャッ
シュメモリのデータ部に対するパリティチェックと、ア
ドレスに対するパリティチェックを行うのに、プロセッ
サのアドレスバス, データバスに、アドレスパリティ生
成部とデータパリティ生成部とを付加すると共に、キャ
ッシュメモリに対するライト動作時に、アドレスとデー
タに対して生成したパリティビット (例えば、バイト単
位のパリティビット) を、同じパリティ用メモリの異な
るアドレスに、切り換え信号(DSEL)に基づいて記憶し
ておき、リード時には、上記切り換え信号(DSEL)に基
づいて、異なるタイミングでアドレスパリティビット
と、データパリティビットとを読み出し、データ, アド
レスパリティチェック部において、アドレスとデータの
パリティチェックを行うようにしたものである。
で、例えば、キャッシュメモリを付加して、そのキャッ
シュメモリのデータ部に対するパリティチェックと、ア
ドレスに対するパリティチェックを行うのに、プロセッ
サのアドレスバス, データバスに、アドレスパリティ生
成部とデータパリティ生成部とを付加すると共に、キャ
ッシュメモリに対するライト動作時に、アドレスとデー
タに対して生成したパリティビット (例えば、バイト単
位のパリティビット) を、同じパリティ用メモリの異な
るアドレスに、切り換え信号(DSEL)に基づいて記憶し
ておき、リード時には、上記切り換え信号(DSEL)に基
づいて、異なるタイミングでアドレスパリティビット
と、データパリティビットとを読み出し、データ, アド
レスパリティチェック部において、アドレスとデータの
パリティチェックを行うようにしたものである。
【００１８】従って、例えば、128 Ｋ語のキャッシュメ
モリを例にとると、本発明の場合、パリティ制御回路の
メモリチップは、32Ｋ語×8 ビットのメモリチップを４
個使用したデータ部と、64Ｋ語×４ビット（１バイト単
位のパリティビットが必要であるので、４ビット必要）
のパリティメモリ用のチップで実現することができる。
モリを例にとると、本発明の場合、パリティ制御回路の
メモリチップは、32Ｋ語×8 ビットのメモリチップを４
個使用したデータ部と、64Ｋ語×４ビット（１バイト単
位のパリティビットが必要であるので、４ビット必要）
のパリティメモリ用のチップで実現することができる。
【００１９】従来のパリティ制御回路では、パリティメ
モリとして、データとアドレスに対して別のパリティメ
モリを備えていたので、上記のキャッシュメモリの場合
には、アドレス用とデータ用とをビット方向に格納する
ことにより、パリティメモリ用として、32Ｋ語×8 ビッ
トのメモリチップを１個必要となり、合計32Ｋ語×8ビ
ットのメモリチップを５個必要とする。
モリとして、データとアドレスに対して別のパリティメ
モリを備えていたので、上記のキャッシュメモリの場合
には、アドレス用とデータ用とをビット方向に格納する
ことにより、パリティメモリ用として、32Ｋ語×8 ビッ
トのメモリチップを１個必要となり、合計32Ｋ語×8ビ
ットのメモリチップを５個必要とする。
【００２０】32Ｋ語×8 ビットのメモリチップと、上記
64Ｋ語×４ビットのメモリチップとを比較した場合、32
Ｋ語×8 ビットのメモリチップが、64Ｋ語×４ビットの
メモリチップよりピン数が多くなるので、パッケージサ
イズは大きい。
64Ｋ語×４ビットのメモリチップとを比較した場合、32
Ｋ語×8 ビットのメモリチップが、64Ｋ語×４ビットの
メモリチップよりピン数が多くなるので、パッケージサ
イズは大きい。
【００２１】従って、本発明によるパリティ制御回路の
方が、実装面積を小さくすることができる。
方が、実装面積を小さくすることができる。
【００２２】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２は、本発明の一実施例を示した図
である。
る。前述の図１，図２は、本発明の一実施例を示した図
である。
【００２３】本発明においては、パリティ制御回路を備
えていないプロセッサに、クロック同期によるパリティ
制御回路を付加して、外付けメモリ 5に対するパリティ
制御を行う回路であって、上記外付けのメモリ 5のアド
レスに対するパリティ生成手段 1と、チェック手段 4
と、前記メモリのデータに対するパリティ生成手段 2
と、チェック手段 4とを備えて、前記アドレスに対する
パリティと、前記データに対するパリティとを、データ
／アドレスパリティメモリ(PTY) 3 の同一チップ内のア
ドレス方向に分割して記憶し、前記データ／アドレスパ
リティメモリ(PTY)3 のアドレスパリティ, データパリ
ティの選択信号(DSEL)により、前記データ／アドレス
パリティメモリ(PTY) 3 に対するアドレスパリティ, 及
び、データパリティの書き込み制御, 読み出し制御を、
それぞれ、別のタイミングで行う手段が、本発明を実施
するのに必要な手段である。尚、全図を通して同じ符号
は同じ対象物を示している。
えていないプロセッサに、クロック同期によるパリティ
制御回路を付加して、外付けメモリ 5に対するパリティ
制御を行う回路であって、上記外付けのメモリ 5のアド
レスに対するパリティ生成手段 1と、チェック手段 4
と、前記メモリのデータに対するパリティ生成手段 2
と、チェック手段 4とを備えて、前記アドレスに対する
パリティと、前記データに対するパリティとを、データ
／アドレスパリティメモリ(PTY) 3 の同一チップ内のア
ドレス方向に分割して記憶し、前記データ／アドレスパ
リティメモリ(PTY)3 のアドレスパリティ, データパリ
ティの選択信号(DSEL)により、前記データ／アドレス
パリティメモリ(PTY) 3 に対するアドレスパリティ, 及
び、データパリティの書き込み制御, 読み出し制御を、
それぞれ、別のタイミングで行う手段が、本発明を実施
するのに必要な手段である。尚、全図を通して同じ符号
は同じ対象物を示している。
【００２４】以下、図１，図２によって、本発明のパリ
ティ制御回路を説明する。本実施例では、図示されてい
ないマイクロプロセッサがクロックに同期して動作して
おり、そのクロックに同期して制御できるメモリ、例え
ば、キャッシュメモリを例にして説明するが、説明の便
宜上、図１では、上記キャッシュメモリのデータ部メモ
リ 5のみを示しており、通常、キャッシュメモリの上記
データ部メモリ 5に、必要とするデータブロックが存在
するか否かを検索する為の、所謂、タグ部については省
略してある。
ティ制御回路を説明する。本実施例では、図示されてい
ないマイクロプロセッサがクロックに同期して動作して
おり、そのクロックに同期して制御できるメモリ、例え
ば、キャッシュメモリを例にして説明するが、説明の便
宜上、図１では、上記キャッシュメモリのデータ部メモ
リ 5のみを示しており、通常、キャッシュメモリの上記
データ部メモリ 5に、必要とするデータブロックが存在
するか否かを検索する為の、所謂、タグ部については省
略してある。
【００２５】又、上記クロック動作をしているプロセッ
サでは、アドレスサイクルとデータサイクルとの２サイ
クルで、１つのリード，ライトサイクルを構成している
場合を例にし、アドレスパリティのリード，ライトタイ
ミングと、データパリティのリード，ライトタイミング
とをずらせることで、同一のメモリチップ上にアドレス
パリティとデータパリティとを持ち、効率よく、パリテ
ィチェックができることを示しているが、本発明のパリ
ティ制御を行う為の前提条件ではない。
サでは、アドレスサイクルとデータサイクルとの２サイ
クルで、１つのリード，ライトサイクルを構成している
場合を例にし、アドレスパリティのリード，ライトタイ
ミングと、データパリティのリード，ライトタイミング
とをずらせることで、同一のメモリチップ上にアドレス
パリティとデータパリティとを持ち、効率よく、パリテ
ィチェックができることを示しているが、本発明のパリ
ティ制御を行う為の前提条件ではない。
【００２６】先ず、本発明においては、図１に示されて
いるように、プロセッサの外部メモリ、例えば、前述の
キャッシュメモリのアドレスパリティとデータパリティ
を行うのに、アドレスパリティ，及び、データパリティ
を同じメモリ素子｛データ／アドレスパリティメモリ(P
TY) ｝3 上のアドレス方向に設定して、アドレスパリテ
ィとデータパリティのライト, リードを切り換え制御信
号(DSEL)で切り換えるようにする。
いるように、プロセッサの外部メモリ、例えば、前述の
キャッシュメモリのアドレスパリティとデータパリティ
を行うのに、アドレスパリティ，及び、データパリティ
を同じメモリ素子｛データ／アドレスパリティメモリ(P
TY) ｝3 上のアドレス方向に設定して、アドレスパリテ
ィとデータパリティのライト, リードを切り換え制御信
号(DSEL)で切り換えるようにする。
【００２７】以下、図１の本発明のパリティ制御回路の
構成例を参照しながら、図２の動作タイムチャートを基
に、その動作を説明する。ライト動作時には、最初のク
ロック(T1)でアドレス(ADR) を出力し、次のクロック(T
2)でデータ(DATA)を出力する。
構成例を参照しながら、図２の動作タイムチャートを基
に、その動作を説明する。ライト動作時には、最初のク
ロック(T1)でアドレス(ADR) を出力し、次のクロック(T
2)でデータ(DATA)を出力する。
【００２８】この時、T2サイクルで、アドレスパリティ
(APTY)を、アドレスパリティ生成部1で生成し、次のT3
サイクルの立ち上がりのタイミングで、データ, アドレ
スパリティメモリ 3を、上記切り換え制御信号(DSEL)
でアドレスパリティ領域に切り換えてライトする。
(APTY)を、アドレスパリティ生成部1で生成し、次のT3
サイクルの立ち上がりのタイミングで、データ, アドレ
スパリティメモリ 3を、上記切り換え制御信号(DSEL)
でアドレスパリティ領域に切り換えてライトする。
【００２９】同様にして、上記T2サイクルで出力された
データ(DATA)をデータパリティ生成部 2に保持してお
き、次のT3サイクルでデータパリティ(DPTY)を生成し、
次のT4サイクルの立ち上がりのタイミングで、データ／
アドレスパリティメモリ(PTY)3 を、上記切り換え制御
信号(DSEL)でデータパリティ領域に切り換えてライト
する。
データ(DATA)をデータパリティ生成部 2に保持してお
き、次のT3サイクルでデータパリティ(DPTY)を生成し、
次のT4サイクルの立ち上がりのタイミングで、データ／
アドレスパリティメモリ(PTY)3 を、上記切り換え制御
信号(DSEL)でデータパリティ領域に切り換えてライト
する。
【００３０】即ち、１つのデータ／アドレスパリティメ
モリ(PTY) 3 のアドレスパリティ域か, データパリティ
域かの切り換える前述の切り換え制御信号(DSEL)を、
メモリタイミング制御部 6で生成し、その切り換え制御
信号(DSEL)に基づいて、１つのデータ／アドレスパリ
ティメモリ(PTY) 3 のライト域を切り換える。
モリ(PTY) 3 のアドレスパリティ域か, データパリティ
域かの切り換える前述の切り換え制御信号(DSEL)を、
メモリタイミング制御部 6で生成し、その切り換え制御
信号(DSEL)に基づいて、１つのデータ／アドレスパリ
ティメモリ(PTY) 3 のライト域を切り換える。
【００３１】リード動作時には、最初のクロック(T3)で
アドレス(ADR) を出力し、次のクロック(T4)でデータ(D
ATA)を読み出す。この時、T4サイクルで、上記切り換え
制御信号(DSEL)に基づいて、上記データ／アドレスパ
リティメモリ(PTY) 3 からアドレスパリティを読み出
し、データ／アドレスパリティチェック部 4で、アドレ
スのパリティチェックを行い、エラーを検出したときに
は、次のT5サイクルの立ち下がりで、*APTYEで、図示さ
れていないプロセッサにエラー通知を行う。
アドレス(ADR) を出力し、次のクロック(T4)でデータ(D
ATA)を読み出す。この時、T4サイクルで、上記切り換え
制御信号(DSEL)に基づいて、上記データ／アドレスパ
リティメモリ(PTY) 3 からアドレスパリティを読み出
し、データ／アドレスパリティチェック部 4で、アドレ
スのパリティチェックを行い、エラーを検出したときに
は、次のT5サイクルの立ち下がりで、*APTYEで、図示さ
れていないプロセッサにエラー通知を行う。
【００３２】同様にして、上記T5サイクルで、上記切り
換え制御信号(DSEL)に基づいて読み出されたデータ(D
ATA)を、データ／アドレスパリティチェック部 4に保持
しておき、次のT6サイクルで、上記切り換え制御信号(D
SEL)に基づいて、データ／アドレスパリティチェック
部 4で、データのパリティチェックを行い、エラーを検
出したときには、そのT6サイクルの立ち下がりで、*DPT
YEで、図示されていないプロセッサにエラー通知を行
う。
換え制御信号(DSEL)に基づいて読み出されたデータ(D
ATA)を、データ／アドレスパリティチェック部 4に保持
しておき、次のT6サイクルで、上記切り換え制御信号(D
SEL)に基づいて、データ／アドレスパリティチェック
部 4で、データのパリティチェックを行い、エラーを検
出したときには、そのT6サイクルの立ち下がりで、*DPT
YEで、図示されていないプロセッサにエラー通知を行
う。
【００３３】このように、本実施例においては、プロセ
ッサ側では、アドレスサイクルとデータサイクルで構成
されるリード, ライトサイクルが２クロックサイクルで
あることに着目し、アドレスパリティのＲ／Ｗタイミン
グと，データパリティのＲ／Ｗタイミングを１クロック
ずらせて制御することにより、同一メモリチップ上にア
ドレスパリティとデータパリティとを持ち、且つ、１ク
ロックサイクル毎に、同じデータ／アドレスパリティメ
モリ(PTY) 3 をアクセスして、アドレス, データのパリ
ティチェック(AP,DP) を効果的に行うことができる。
ッサ側では、アドレスサイクルとデータサイクルで構成
されるリード, ライトサイクルが２クロックサイクルで
あることに着目し、アドレスパリティのＲ／Ｗタイミン
グと，データパリティのＲ／Ｗタイミングを１クロック
ずらせて制御することにより、同一メモリチップ上にア
ドレスパリティとデータパリティとを持ち、且つ、１ク
ロックサイクル毎に、同じデータ／アドレスパリティメ
モリ(PTY) 3 をアクセスして、アドレス, データのパリ
ティチェック(AP,DP) を効果的に行うことができる。
【００３４】従って、本発明のパリティ制御回路におい
ては、前述のように、例えば、128Ｋ語のキャッシュメ
モリを例にとると、本発明の場合、メモリチップは、32
Ｋ語×8 ビットのメモリチップを４個使用したデータ部
と、64Ｋ語×４ビット（１バイト単位のパリティビット
が必要であるので、４ビット必要）のパリティメモリ用
のチップで実現することができる。
ては、前述のように、例えば、128Ｋ語のキャッシュメ
モリを例にとると、本発明の場合、メモリチップは、32
Ｋ語×8 ビットのメモリチップを４個使用したデータ部
と、64Ｋ語×４ビット（１バイト単位のパリティビット
が必要であるので、４ビット必要）のパリティメモリ用
のチップで実現することができる。
【００３５】従来方法では、パリティメモリとして、デ
ータとアドレスに対して別のパリティメモリを備えてい
たので、上記のキャッシュメモリの場合には、アドレス
用とデータ用とをビット方向に格納することにより、パ
リティメモリ用として、32Ｋ語×8 ビットのメモリチッ
プを１個必要となり、合計32Ｋ語×8 ビットのメモリチ
ップを５個必要とする。
ータとアドレスに対して別のパリティメモリを備えてい
たので、上記のキャッシュメモリの場合には、アドレス
用とデータ用とをビット方向に格納することにより、パ
リティメモリ用として、32Ｋ語×8 ビットのメモリチッ
プを１個必要となり、合計32Ｋ語×8 ビットのメモリチ
ップを５個必要とする。
【００３６】32Ｋ語×8 ビットのメモリチップと、上記
64Ｋ語×４ビットのメモリチップとを比較した場合、32
Ｋ語×8 ビットのメモリチップが、64Ｋ語×４ビットの
メモリチップよりピン数が多くなるので、パッケージサ
イズは大きい。
64Ｋ語×４ビットのメモリチップとを比較した場合、32
Ｋ語×8 ビットのメモリチップが、64Ｋ語×４ビットの
メモリチップよりピン数が多くなるので、パッケージサ
イズは大きい。
【００３７】従って、本発明によるパリティ制御回路の
方が、実装面積を小さくすることができる。
方が、実装面積を小さくすることができる。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明の
パリティ制御回路によれば、実装面積を小さくすること
ができ、データ処理装置のダウンサイジングに寄与する
ことができる効果がある。
パリティ制御回路によれば、実装面積を小さくすること
ができ、データ処理装置のダウンサイジングに寄与する
ことができる効果がある。
【図１】本発明の一実施例を示した図（その１）
【図２】本発明の一実施例を示した図（その２）
【図３】従来のパリティ制御回路を説明する図（その
１）
１）
【図４】従来のパリティ制御回路を説明する図（その
２）
２）
1 アドレスパリティ生成部 2 データパリ
ティ生成部 3 データ／アドレスパリティメモリ(PTY) 30 アドレスパリティメモリ(APTY) 31 データパリティメモリ(DPTY) 4 データ／アドレスパリティチェック部 40 アドレスパリティチェック部 41 データパリティチェック部 5 データ部メモリ 6 メモリタイ
ミング制御部 切り換え信号(DSEL) APTY アドレスパリティ APTY (メモリ) アドレスパリティメモリ DPTY データパリティ DPTY (メモリ) データパリティメモリ *APTYE アドレスパリティエラー信号 *DPTYE データパリティエラー信号
ティ生成部 3 データ／アドレスパリティメモリ(PTY) 30 アドレスパリティメモリ(APTY) 31 データパリティメモリ(DPTY) 4 データ／アドレスパリティチェック部 40 アドレスパリティチェック部 41 データパリティチェック部 5 データ部メモリ 6 メモリタイ
ミング制御部 切り換え信号(DSEL) APTY アドレスパリティ APTY (メモリ) アドレスパリティメモリ DPTY データパリティ DPTY (メモリ) データパリティメモリ *APTYE アドレスパリティエラー信号 *DPTYE データパリティエラー信号
Claims (1)
- 【請求項１】パリティ制御回路を備えていないプロセッ
サに、クロック同期によるパリティ制御回路を付加し
て、外付けメモリ(5) に対するパリティ制御を行う回路
であって、 上記外付けのメモリ(5) のアドレスに対するパリティ生
成手段(1) と、チェック手段(4) と、前記メモリのデー
タに対するパリティ生成手段(2) と、チェック手段(4)
とを備えて、 前記アドレスに対するパリティと、前記データに対する
パリティとを、パリティ用メモリ(3) の同一チップ内に
記憶し、 前記パリティ用メモリ(3) のアドレスパリティ, データ
パリティの選択信号 () により、前記パリティ用メモ
リ(3) に対するアドレスパリティ, 及び、データパリテ
ィの書き込み制御, 読み出し制御を、それぞれ、別のタ
イミングで行うことを特徴とするパリティ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024598A JPH06243049A (ja) | 1993-02-15 | 1993-02-15 | パリティ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024598A JPH06243049A (ja) | 1993-02-15 | 1993-02-15 | パリティ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243049A true JPH06243049A (ja) | 1994-09-02 |
Family
ID=12142594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024598A Withdrawn JPH06243049A (ja) | 1993-02-15 | 1993-02-15 | パリティ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
| JP2016170679A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社デンソー | 半導体装置 |
-
1993
- 1993-02-15 JP JP5024598A patent/JPH06243049A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
| JP2016170679A (ja) * | 2015-03-13 | 2016-09-23 | 株式会社デンソー | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |