JP2004253123A

JP2004253123A - （ｎ／２）ステージを有するアドレスバッファ

Info

Publication number: JP2004253123A
Application number: JP2004040317A
Authority: JP
Inventors: Joon-Wan Chai; 準完蔡
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-02-17
Filing date: 2004-02-17
Publication date: 2004-09-09
Also published as: KR20040074283A; KR100532421B1; US6914850B2; US20040160843A1; DE102004005275A1

Abstract

【課題】（Ｎ／２）ステージを有するアドレスバッファを提供する。
【解決手段】Ｎ（Ｎは自然数）個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、直列に接続される（Ｎ／２）個のフリップフロップと、クロック信号及び命令信号に応答してアドレスイネーブル信号を発生するアドレス制御回路とを備え、前記（Ｎ／２）個のフリップフロップの各々は前記アドレスイネーブル信号にクロックされて外部アドレスを順次にラッチする。本発明によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、（Ｎ／２）のステージだけを有してＮステージアドレスバッファと同じ機能となる。
【選択図】図３

Description

本発明は半導体装置に使われるアドレスバッファに係り、より詳細には（Ｎ／２）ステージだけをもってＮ個のアディティブレイテンシを処理するアドレスバッファに関する。

帯域幅を広くするために高速半導体メモリ装置は、データ書込み動作時またはデータ読出し動作時にデータを人為的に遅延させる手法を使用する。このような手法をアディティブレイテンシという。

図１は、アディティブレイテンシの概念を説明するためのタイミング図を示す。

図２は、従来のＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファの回路図を示す。図２を参照すれば、アドレスバッファ２００は、Ｎ個のフリップフロップ２１０＿１，２１０＿２，．．．，２１０＿ｎが相互に直列に接続され、各フリップフロップ２１０＿１，２１０＿２，．．．，２１０＿ｎは、クロック信号ＣＬＫに応答して外部アドレスＡＤＤを順次にラッチする。

図１及び図２を参照すれば、ＰＣＲ（ＰｏｓｔｅｄＣＡＳ＜ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ＞Ｒｅａｄ）命令が入力される場合、アディティブレイテンシを使用する高速半導体メモリ装置で実際のデータの読出しはアディティブレイテンシ（ＡＬ＝２）及びＣＡＳレイテンシ（ＣＬ＝３）の経過後に行われる。この場合、アドレスは総レイテンシ（ＲＬ＝５）だけ遅延されて出力される。

したがって、半導体メモリ装置にＮ個のアディティブレイテンシが存在する場合、図２に示されたようなＮステージフリップフロップよりなるアドレスバッファが必要である。各フリップフロップ２１０＿１，２１０＿２，．．．，２１０＿ｎは、連続的に入力されるＰＣＲ命令のアドレスを保存する。

しかし、一般的な設計明細書のＰＣＲ命令とＰＣＲ命令との間隔ＤＡＬは２クロックサイクル（２ＣＫ）以上であるので、アドレスバッファ２００の全てのステージにアドレスが保存される場合はない。すなわち、アドレスバッファ２００に最大限にアドレスが保存される場合、（Ｎ／２）ステージだけ必要であるので、Ｎ／２のステージは不要である。

しかし、図２に示したアドレスバッファ２００のステージを（Ｎ／２）に減らした場合は、Ｎ個のアディティブレイテンシを確保できないので、回路が正常に動作しない場合が発生する。

本発明が解決しようとする技術的な課題は、（Ｎ／２）のステージだけを有してＮステージアドレスバッファと同じ機能となるアドレスバッファを提供することにある。

前記課題を達成するためのＮ（Ｎは自然数）個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、直列に接続される（Ｎ／２）個のフリップフロップと、クロック信号及び命令信号に応答してアドレスイネーブル信号を発生するアドレス制御回路とを備え、前記（Ｎ／２）個のフリップフロップの各々は前記アドレスイネーブル信号にクロックされて外部アドレスを順次にラッチする。

前記アドレス制御回路は、前記クロック信号に応答するＮビットカウンタと、前記Ｎビットカウンタの出力信号を受信して論理積する論理積ゲートと、前記命令信号及び前記論理積ゲートの出力信号を受信して論理和し、その結果として前記アドレスイネーブル信号を出力する論理和ゲートとを備える。

前記課題を達成するためのＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、クロック信号に応答するＮビットカウンタと、前記Ｎビットカウンタの出力信号を受信して論理積する論理積ゲートと、命令信号及び前記論理積ゲートの出力信号を受信して論理和する論理和ゲートと、直列に接続される（Ｎ／２）個のフリップフロップとを備え、前記（Ｎ／２）個のフリップフロップの各々は前記論理和ゲートの出力信号にクロックされて外部アドレスをラッチして出力する。

前記Ｎビットカウンタは、前記命令信号に応答してリセットされ、前記命令信号は書込み命令または読出し命令に応答して活性化される。

本発明によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファは、（Ｎ／２）のステージだけを有してＮステージアドレスバッファと同じ機能となる利点がある。すなわち、Ｎステージバッファを（Ｎ／２）ステージバッファに減らす効果がある。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。

図３は、本発明の実施形態によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファのブロック図を示す。図３を参照すれば、Ｎ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファ３００は、アドレス制御回路３１０及びシフティング回路３２０を備える。

アドレス制御回路３１０は、Ｎビットカウンタ３１１、論理積ゲート３１３及び論理和ゲート３１５を備える。Ｎビットカウンタ３１１は、クロック信号ＣＬＫにクロックされてＮビットのカウント値ＣＮＴ１，ＣＮＴ２，．．．，ＣＮＴｎを論理積ゲート３１３に出力する。

Ｎビットカウンタ３１１は、命令信号ＣＭ＿ＥＮの下降エッジに応答してリセットされる。ここで、命令信号ＣＭ＿ＥＮは、書込み命令または読出し命令が入力された時に活性化される。

論理積ゲート３１３は、Ｎビットカウンタ３１１の出力信号ＣＮＴ１，ＣＮＴ２，．．．，ＣＮＴｎを受信して論理積（ＡＮＤ）し、その結果を論理和ゲート３１５に出力する。

論理和ゲート３１５は、命令信号ＣＭ＿ＥＮ及び論理積ゲート３１３の出力信号を受信して論理和（ＯＲ）し、その結果ＡＤＤ＿ＥＮをアドレスイネーブル信号としてシフティング回路３２０に出力する。

シフティング回路３２０は、直列に接続される多数のフリップフロップ３２１，３２３，．．．，３２５を備える。第一ステージのフリップフロップ３２１は、アドレスイネーブル信号ＡＤＤ＿ＥＮに応答してアドレスＡＤＤをラッチし、第二ステージのフリップフロップ３２３はアドレスイネーブル信号ＡＤＤ＿ＥＮに応答してフリップフロップ３２１の出力信号をラッチする。

そして、（Ｎ／２）ステージのフリップフロップ３２５は、アドレスイネーブル信号ＡＤＤ＿ＥＮに応答して（（Ｎ／２）−１）ステージのフリップフロップ（図示せず）の出力信号をバッファされたアドレス信号ＢＦ＿ＡＤＤとして出力する。

すなわち、直列に接続される（Ｎ／２）個のフリップフロップ３２１，３２３，．．．，３２５の各々は外部から入力されるアドレスＡＤＤをアドレスイネーブル信号ＡＤＤ＿ＥＮが活性化される度に順次にシフティングさせる。ここで、各フリップフロップをステージとも言う。

図４は、図３に示されたアドレス制御回路３１０の動作タイミングを示す。図４は、アディティブレイテンシが２である場合を示す。しかし、本発明によるアドレスバッファはアディティブレイテンシが２である場合に限定されない。

図３及び図４を参照すれば、ＣＭＤ＆ＡＤＤでＷＲ＿Ａは書込み命令ＷＲ及びアドレスＡを示し、ＷＲ＿Ｂは書込み命令ＷＲ及びアドレスＢを示し、ＷＲ＿Ｃは書込み命令ＷＲ及びアドレスＣを示す。

Ｎビットカウンタ３１１が２ビットカウンタであり、３つの書込み命令ＷＲ＿Ａ，ＷＲ＿Ｂ，ＷＲ＿Ｃが連続的に入力される場合を説明すれば、次の通りである。

２ビットカウンタ３１１は、ＷＲ＿Ａに応答してリセットされて動作するので、２ビットカウンタ３１１の出力信号が１１である場合、論理和ゲート３１５の出力信号ＡＤＤ＿ＥＮは活性化される。したがって、第一ステージのフリップフロップ３２１は、活性化されたアドレスイネーブル信号ＡＤＤ＿ＥＮに応答して外部アドレスＡＤＤをラッチする。

命令信号ＣＭ＿ＥＮが非活性化（例えば、論理ロー）され、２ビットカウンタ３１１の出力信号が１０である場合、論理積ゲート３１３の出力信号は非活性化される。したがって、論理和ゲート３１５の出力信号ＡＤＤ＿ＥＮは、非活性化される。

ＷＲ＿Ｂが入力される場合の動作は、ＷＲ＿Ａが入力される場合の動作と実質的に同じであるので、これについての詳細な説明は省略する。

ＷＲ＿Ｃが入力される場合、２ビットカウンタ３１１はクロック信号ＣＬＫの上昇エッジに応答してカウント値ＣＮＴ１，ＣＮＴ２を出力する。論理和ゲート３１５は、命令信号ＣＭ＿ＥＮと論理積ゲート３１３の出力信号の組み合わせによるアドレスイネーブル信号ＡＤＤ＿ＥＮを各フリップフロップ３２１，３２３，．．．，３２５に出力する。

すなわち、論理積ゲート３１３及び論理和ゲート３１５は、カウンタ３１１の出力信号ＣＮＴ１，ＣＮＴ２，．．．，ＣＮＴｎを受信し、デコーディングして有効アドレスが入力される時点にアドレスイネーブル信号ＡＤＤ＿ＥＮを活性化させる。

したがって、アドレスイネーブル信号ＡＤＤ＿ＥＮは、有効アドレスが入力される時点でだけ活性化されるので、シフティング回路３２０に使われるフリップフロップの数を減少させうる。したがって、アドレスバッファのレイアウト面積は狭くなる。

以上、本発明の一実施形態を説明したが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。

本発明のアドレスバッファは、Ｎ個のアディティブレイテンシを有する半導体装置に使用されうる。

アディティブレイテンシの概念を説明するためのタイミング図である。従来のＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファの回路図である。本発明の実施形態によるＮ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファのブロック図である。図３に示されたアドレス制御回路の動作タイミング図である。

符号の説明

３００アドレスバッファ
３１０アドレス制御回路
３１１Ｎビットカウンタ
３１３論理積ゲート
３１５論理和ゲート
３２０シフティング回路
３２１，３２３，３２５フリップフロップ
ＣＭ＿ＥＮ命令信号
ＣＬＫクロック信号
ＣＮＴ１,ＣＮＴ２，．．．，ＣＮＴｎＮビットカウント値
ＡＤＤ＿ＥＮアドレスイネーブル信号
ＡＤＤアドレス
ＢＦ＿ＡＤＤバッファされたアドレス信号

Claims

Ｎ（Ｎは自然数）個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファにおいて、
直列に接続される（Ｎ／２）個のフリップフロップと、
クロック信号及び命令信号に応答してアドレスイネーブル信号を発生するアドレス制御回路とを備え、
前記（Ｎ／２）個のフリップフロップの各々は前記アドレスイネーブル信号にクロックされて外部アドレスを順次にラッチすることを特徴とするアドレスバッファ。
前記アドレス制御回路は、
前記クロック信号に応答するＮビットカウンタと、
前記Ｎビットカウンタの出力信号を受信して論理積する論理積ゲートと、
前記命令信号及び前記論理積ゲートの出力信号を受信して論理和し、その結果として前記アドレスイネーブル信号を出力する論理和ゲートと
を備えることを特徴とする請求項１に記載のアドレスバッファ。
前記Ｎビットカウンタは、前記命令信号に応答してリセットされることを特徴とする請求項２に記載のアドレスバッファ。
前記命令信号は、データ書込み命令またはデータ読出し命令に応答して活性化されることを特徴とする請求項１に記載のアドレスバッファ。
Ｎ個のアディティブレイテンシを有する半導体装置に使われるアドレスバッファにおいて、
クロック信号に応答するＮビットカウンタと、
前記Ｎビットカウンタの出力信号を受信して論理積する論理積ゲートと、
命令信号及び前記論理積ゲートの出力信号を受信して論理和する論理和ゲートと、
直列に接続される（Ｎ／２）個のフリップフロップとを備え、
前記（Ｎ／２）個のフリップフロップの各々は前記論理和ゲートの出力信号にクロックされて外部アドレスをラッチして出力することを特徴とするアドレスバッファ。
前記Ｎビットカウンタは、前記命令信号に応答してリセットされることを特徴とする請求項５に記載のアドレスバッファ。
前記命令信号は、書込み命令または読出し命令に応答して活性化されることを特徴とする請求項５に記載のアドレスバッファ。