JPH0381861A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0381861A JPH0381861A JP1218993A JP21899389A JPH0381861A JP H0381861 A JPH0381861 A JP H0381861A JP 1218993 A JP1218993 A JP 1218993A JP 21899389 A JP21899389 A JP 21899389A JP H0381861 A JPH0381861 A JP H0381861A
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- Japan
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- instruction
- address
- sub
- memory
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 101150029874 cmb1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 101150017840 cmbl gene Proteins 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムに関し、特に命令の
引継メモリ（ＣＭ Ｂ 二Ｃｏｍｍａｎｄ ＭａｉＩＢ
ｏｘ ）を備えるマルチプロセッサシステムに関する。
引継メモリ（ＣＭ Ｂ 二Ｃｏｍｍａｎｄ ＭａｉＩＢ
ｏｘ ）を備えるマルチプロセッサシステムに関する。
従来、この種のマルチプロセッサシステムでは、主プロ
セッサがＣＭＢを介して副プロセッサに命令を引継ぐ場
合、主プロセッサが命令を書き込んだＣＭＢのアドレス
を副プロセッサに報告していたため、副プロセッサは報
告を受けると、まず主プロセッサが書き込んだＣＭＢの
アドレスを副プロセッサ自信が読み出すためのＣＭＢア
ドレスに変換する必要があった。
セッサがＣＭＢを介して副プロセッサに命令を引継ぐ場
合、主プロセッサが命令を書き込んだＣＭＢのアドレス
を副プロセッサに報告していたため、副プロセッサは報
告を受けると、まず主プロセッサが書き込んだＣＭＢの
アドレスを副プロセッサ自信が読み出すためのＣＭＢア
ドレスに変換する必要があった。
上述したように従来のマルチプロセッサシステムでは、
副プロセッサが報告を受けたＣＭＢのアドレスを副プロ
セッサ自信が読み出すためのＣＭＢのアドレスに変換す
るための処理が必要である。この結果、命令が書き込ま
れた報告を受けてから命令を読み出すまでに時間がかか
るという欠点がある。
副プロセッサが報告を受けたＣＭＢのアドレスを副プロ
セッサ自信が読み出すためのＣＭＢのアドレスに変換す
るための処理が必要である。この結果、命令が書き込ま
れた報告を受けてから命令を読み出すまでに時間がかか
るという欠点がある。
本発明は主プロセッサと複数の副プロセッサとを備え、
前記主プロセッサから前記副プロセッサのいずれかへの
命令の引継ぎを前記主プロセッサと前記副プロセッサの
いずれかとで異なる番地により引継メモリを介して行な
い、前記主プロセッサが前記副プロセッサのいずれかに
対する命令を前記引継メモリに書き込むと前記副プロセ
ッサのいずれかに対して前記主プロセッサが命令を書き
込んだ前記引継メモリのアドレスとともに命令が書き込
まれたことを報告して命令の引継ぎを行なうマルチプロ
セッサシステムにおいて、前記副プロセッサのいずれか
に対して命令が書き込まれたことを報告する際に、前記
主プロセッサが命令を書き込んだ前記引継メモリのアド
レスを前記副プロセッサのいずれがが命令を読み出すた
めの前記引継メモリのアドレスに変換する手段を有する
。
前記主プロセッサから前記副プロセッサのいずれかへの
命令の引継ぎを前記主プロセッサと前記副プロセッサの
いずれかとで異なる番地により引継メモリを介して行な
い、前記主プロセッサが前記副プロセッサのいずれかに
対する命令を前記引継メモリに書き込むと前記副プロセ
ッサのいずれかに対して前記主プロセッサが命令を書き
込んだ前記引継メモリのアドレスとともに命令が書き込
まれたことを報告して命令の引継ぎを行なうマルチプロ
セッサシステムにおいて、前記副プロセッサのいずれか
に対して命令が書き込まれたことを報告する際に、前記
主プロセッサが命令を書き込んだ前記引継メモリのアド
レスを前記副プロセッサのいずれがが命令を読み出すた
めの前記引継メモリのアドレスに変換する手段を有する
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図であり、第２図
は同実施例におけるアドレス変換回路の詳細構成図であ
る０両図を参照すると、主プロセッサ１０３は副プロセ
ッサ（ａ）１０４に対して命令を出す場合、主メモリ１
０６内の主メモリアドレス１３１の１０４０ （Ｈ：
１６進数）番地からの１０（Ｈ）バイトのＣＭＢａｌに
命令を書き込む、このとき、副メモリ（ａ）１０７の２
０（Ｈ）番地からの１０（Ｈ）バイトのｃＭＢｌにも命
令が書き込まれる。そして、主プロセッサ１０３は報告
（ａ）信号１２４により副プロセッサ（ａ）１０４に対
して命令が書き込まれていることを報告するとともに、
ＣＭＢａｘライト信号１２０によりアドレス変換回路（
ａ）１０１内のフリップフロップ２０１に主メモリアド
レスのうちの４ビツトを書き込む、副プロセッサ（ａ）
１０４は副メモリ（、ａ）１０７から命令を読み出すた
めに、まずＣＭＢアドレス（ａ）リード信号１２２によ
りアドレス変換回路（ａ）１０１からデータ８ビツトを
読み出す、このとき、読み出した値２０ （Ｈ）を副プ
ロセッサ（ａ）１０４から見たときの副メモリ（ａ）１
０７の命令の書き込まれた番地として副プロセッサ（ａ
）１０４は副メモリ（ａ）１０７の副メモリアドレス１
３２の２０（Ｈ）番地から命令を読み出す、副メモリ（
ａ）１０７は主メモリ１０６の１０００ （Ｈ）〜１１
ＥＦ （Ｈ）の１０バイト毎の番地に割付けられている
。アドレス変換回路（ａ）１０１は主メモリ１０６のメ
モリアドレスから副メモリ（ａ）１０７の対応するメモ
リアドレスに変換する。この変換の対応を第３図に示す
。なお、副プロセッサ（ｂ）１０５．副メモリ（ｂ）１
０８の動作は副プロセッサ（ａ）１０４．副メモリ（ａ
）１０７と同様であり、このときはアドレス変換回路（
ｂ）が使用される。
は同実施例におけるアドレス変換回路の詳細構成図であ
る０両図を参照すると、主プロセッサ１０３は副プロセ
ッサ（ａ）１０４に対して命令を出す場合、主メモリ１
０６内の主メモリアドレス１３１の１０４０ （Ｈ：
１６進数）番地からの１０（Ｈ）バイトのＣＭＢａｌに
命令を書き込む、このとき、副メモリ（ａ）１０７の２
０（Ｈ）番地からの１０（Ｈ）バイトのｃＭＢｌにも命
令が書き込まれる。そして、主プロセッサ１０３は報告
（ａ）信号１２４により副プロセッサ（ａ）１０４に対
して命令が書き込まれていることを報告するとともに、
ＣＭＢａｘライト信号１２０によりアドレス変換回路（
ａ）１０１内のフリップフロップ２０１に主メモリアド
レスのうちの４ビツトを書き込む、副プロセッサ（ａ）
１０４は副メモリ（、ａ）１０７から命令を読み出すた
めに、まずＣＭＢアドレス（ａ）リード信号１２２によ
りアドレス変換回路（ａ）１０１からデータ８ビツトを
読み出す、このとき、読み出した値２０ （Ｈ）を副プ
ロセッサ（ａ）１０４から見たときの副メモリ（ａ）１
０７の命令の書き込まれた番地として副プロセッサ（ａ
）１０４は副メモリ（ａ）１０７の副メモリアドレス１
３２の２０（Ｈ）番地から命令を読み出す、副メモリ（
ａ）１０７は主メモリ１０６の１０００ （Ｈ）〜１１
ＥＦ （Ｈ）の１０バイト毎の番地に割付けられている
。アドレス変換回路（ａ）１０１は主メモリ１０６のメ
モリアドレスから副メモリ（ａ）１０７の対応するメモ
リアドレスに変換する。この変換の対応を第３図に示す
。なお、副プロセッサ（ｂ）１０５．副メモリ（ｂ）１
０８の動作は副プロセッサ（ａ）１０４．副メモリ（ａ
）１０７と同様であり、このときはアドレス変換回路（
ｂ）が使用される。
以上説明したように本発明によれば、引継メモリのアド
レス変換手段を設けることにより、副プロセッサは主プ
ロセッサから命令が書き込まれた報告を受けると、報告
を受けたときの引継メモリのアドレスから直ちに命令を
読み出すことができる。
レス変換手段を設けることにより、副プロセッサは主プ
ロセッサから命令が書き込まれた報告を受けると、報告
を受けたときの引継メモリのアドレスから直ちに命令を
読み出すことができる。
第１図、第２図及び第３図は本発明の一実施例を示す図
である。 １０１・・・アドレス変換回路（ａ）、１０２・・・ア
ドレス変換回路（ｂ）、１０３・・・主プロセッサ、１
０４・・・副プロセッサ（ａ＞、１０５・・・副プロセ
ッサ（ｂ）、１０６・・・主メモリ、１０７・・・副メ
モリ（ａ）、１０８＝副メモリ（ｂ）、１１１，１１３
．１１５・・・アドレスバス、１１２，１１４゜１１６
・・・データバス、１２０・・・ＣＭＢａｘライト信号
、１２１・・・ＣＭＢｂｘライト信号、１２２・・・Ｃ
ＭＢアドレス（ａ）リード信号、１２３・ ＣＭＢアド
レス（ｂ）リード信号、１２４・・・報告（ａ）信号、
１２５・・・報告、（ｂ）信号、２０１・・・フリップ
フロップ、２０２・・・バッファ。
である。 １０１・・・アドレス変換回路（ａ）、１０２・・・ア
ドレス変換回路（ｂ）、１０３・・・主プロセッサ、１
０４・・・副プロセッサ（ａ＞、１０５・・・副プロセ
ッサ（ｂ）、１０６・・・主メモリ、１０７・・・副メ
モリ（ａ）、１０８＝副メモリ（ｂ）、１１１，１１３
．１１５・・・アドレスバス、１１２，１１４゜１１６
・・・データバス、１２０・・・ＣＭＢａｘライト信号
、１２１・・・ＣＭＢｂｘライト信号、１２２・・・Ｃ
ＭＢアドレス（ａ）リード信号、１２３・ ＣＭＢアド
レス（ｂ）リード信号、１２４・・・報告（ａ）信号、
１２５・・・報告、（ｂ）信号、２０１・・・フリップ
フロップ、２０２・・・バッファ。
Claims (1)
- 主プロセッサと複数の副プロセッサとを備え、前記主プ
ロセッサから前記副プロセッサのいずれかへの命令の引
継ぎを前記主プロセッサと前記副プロセッサのいずれか
とで異なる番地により引継メモリを介して行ない、前記
主プロセッサが前記副プロセッサのいずれかに対する命
令を前記引継メモリに書き込むと前記副プロセッサのい
ずれかに対して前記主プロセッサが命令を書き込んだ前
記引継メモリのアドレスとともに命令が書き込まれたこ
とを報告して命令の引継ぎを行なうマルチプロセッサシ
ステムにおいて、前記副プロセッサのいずれかに対して
命令が書き込まれたことを報告する際に、前記主プロセ
ッサが命令を書き込んだ前記引継メモリのアドレスを前
記副プロセッサのいずれかが命令を読み出すための前記
引継メモリのアドレスに変換する手段を有することを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218993A JPH0381861A (ja) | 1989-08-24 | 1989-08-24 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218993A JPH0381861A (ja) | 1989-08-24 | 1989-08-24 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0381861A true JPH0381861A (ja) | 1991-04-08 |
Family
ID=16728588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218993A Pending JPH0381861A (ja) | 1989-08-24 | 1989-08-24 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0381861A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139260A (ja) * | 1982-02-10 | 1983-08-18 | Nec Corp | アドレス変換方式 |
| JPS61101864A (ja) * | 1984-10-24 | 1986-05-20 | Nec Corp | プログラム制御方式 |
| JPS62263538A (ja) * | 1986-05-10 | 1987-11-16 | Hitachi Ltd | マルチプロセツサ方式 |
| JPS63158657A (ja) * | 1986-12-23 | 1988-07-01 | Fanuc Ltd | コ・プロセツサ制御方式 |
| JPS63231669A (ja) * | 1987-03-20 | 1988-09-27 | Fujitsu Ltd | デ−タの伝送方式 |
-
1989
- 1989-08-24 JP JP1218993A patent/JPH0381861A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139260A (ja) * | 1982-02-10 | 1983-08-18 | Nec Corp | アドレス変換方式 |
| JPS61101864A (ja) * | 1984-10-24 | 1986-05-20 | Nec Corp | プログラム制御方式 |
| JPS62263538A (ja) * | 1986-05-10 | 1987-11-16 | Hitachi Ltd | マルチプロセツサ方式 |
| JPS63158657A (ja) * | 1986-12-23 | 1988-07-01 | Fanuc Ltd | コ・プロセツサ制御方式 |
| JPS63231669A (ja) * | 1987-03-20 | 1988-09-27 | Fujitsu Ltd | デ−タの伝送方式 |
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