JPS58139260A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPS58139260A JPS58139260A JP57019904A JP1990482A JPS58139260A JP S58139260 A JPS58139260 A JP S58139260A JP 57019904 A JP57019904 A JP 57019904A JP 1990482 A JP1990482 A JP 1990482A JP S58139260 A JPS58139260 A JP S58139260A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microprocessor
- processor
- memory
- specified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野 ゛
本発明祉２つのマイクロプロセッサを用いるデータ処理
・装置のメモリアドレス空間を変換するアドレス変換方
式に関する。
・装置のメモリアドレス空間を変換するアドレス変換方
式に関する。
従来技術 、
従来２つのマイクロプロセッサを同一システムで用いる
ときには、各プロセッサがそれぞれ固有のアドレス領域
を必要とする場合が多く、またそのアドレス領域４同−
の領域に１っていることが多い。このため、制御記憶装
置はそれぞれのプロセッサ毎に独立して持つ必要があム
装置が゛大型化するという欠点がある。
ときには、各プロセッサがそれぞれ固有のアドレス領域
を必要とする場合が多く、またそのアドレス領域４同−
の領域に１っていることが多い。このため、制御記憶装
置はそれぞれのプロセッサ毎に独立して持つ必要があム
装置が゛大型化するという欠点がある。
発明の目的
本発明の目的は上述の欠点を除去したアドレス変換方式
を提供することにある。
を提供することにある。
本発明の第１の方式は、第１のマイクロプロセッサと、
第２のマイクロプロセッサと、第２のマイクロフロセッ
サから出力されるアドレスに予め定めた値を加算するア
ドレス加算回路と、 前記第１のマイクロプロセッサと前記アドレス加算回路
とに共通に接続されるアドレスバスと、このアドレスバ
スに接続され前記第１のマイクロプロセッサと前記第２
のマイクロプロセ（νすとにより共有される記憶手段と
を備えたことを特徴とする。
第２のマイクロプロセッサと、第２のマイクロフロセッ
サから出力されるアドレスに予め定めた値を加算するア
ドレス加算回路と、 前記第１のマイクロプロセッサと前記アドレス加算回路
とに共通に接続されるアドレスバスと、このアドレスバ
スに接続され前記第１のマイクロプロセッサと前記第２
のマイクロプロセ（νすとにより共有される記憶手段と
を備えたことを特徴とする。
本発明の＄１１２の方式は、プロセッサと、マイクロプ
ロセッサと、このマイクロプロセッサから出力されるア
ドレスに予め定めた値を加算するアドレス加算回路と、 前記プロセッサと前記アドレス加算回路とに共通に接続
されるアドレスバスと、 このアドレスバスに接続され前記プロセッサと前記マイ
クロプロセッサによシ共有される記憶手段とを備えてい
る。
ロセッサと、このマイクロプロセッサから出力されるア
ドレスに予め定めた値を加算するアドレス加算回路と、 前記プロセッサと前記アドレス加算回路とに共通に接続
されるアドレスバスと、 このアドレスバスに接続され前記プロセッサと前記マイ
クロプロセッサによシ共有される記憶手段とを備えてい
る。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の第１の実施例は、第１の
マイクロプロセッサ１と、該プロセッサ１の出力を伝送
する複数のアドレス＃７、第２のマイクロプロセッサ２
、咳プロセッサ２の出力を伝送する複数のアドレス線６
、仁の線６に接続されたアドレス加算回路３、その加算
回路３における加算数を切シ換えるための制御線８、上
記加算回路３の出力を伝送する線および前記アドレス線
７の双方を接続するシステムアドレスバス４、この
１バス４に接続される記憶部５から構成されてい
る◎前記記憶部５はシステムで用いられる主記憶装置で
も専用の記憶部でもよく読出し書込み可能な記憶部でも
読出し専用の記憶部でもよい。
マイクロプロセッサ１と、該プロセッサ１の出力を伝送
する複数のアドレス＃７、第２のマイクロプロセッサ２
、咳プロセッサ２の出力を伝送する複数のアドレス線６
、仁の線６に接続されたアドレス加算回路３、その加算
回路３における加算数を切シ換えるための制御線８、上
記加算回路３の出力を伝送する線および前記アドレス線
７の双方を接続するシステムアドレスバス４、この
１バス４に接続される記憶部５から構成されてい
る◎前記記憶部５はシステムで用いられる主記憶装置で
も専用の記憶部でもよく読出し書込み可能な記憶部でも
読出し専用の記憶部でもよい。
実在する記憶部５のアドレス空間と前記マイクロプロセ
ッサ１の指定できる実在アドレス空間とは同一である。
ッサ１の指定できる実在アドレス空間とは同一である。
しかしながら前記マイクロプロセッサ２から指定できる
メモリアドレスについては次のようになる。前記マイク
ロフロセッサ２が出力したアドレスにはアドレス加算回
路３により一定数が加算される。この実施例においては
制御縁８の指示により加算数については３２にバイト増
分、６４にバイト増分または２５６にバイト増分の中い
づれかを選ぶことが可能である。したがって制御縁８の
指示によシ３２にバイト増分が選択され３２にバイト加
算されたアドレスが記憶部５に与えられると、実際のメ
モリに対して社マイクロプロセッサ２が指示したアドレ
スよ、９３２にバイト加算された番地をアクセスするこ
とになる。すなわち、マイクロフロセッサ２から見たメ
モリ空間は実際よ！り３２にバイト分だけずれた所に存
在することになる０すなわち、実在メモリの最初の３２
にバイトはマイクロプロセッサ２がらはアクセスできな
いため、第２図に示すＡの領域はマイ１０７’ロセツサ
１が専用に使用できる。この実施例においてはマイクロ
プロセッサ１もマイクロフロセッサ２にともにアドレス
０番地から始まる複数番地の領域をそれぞれのプロセッ
サ固有の制御領域として必要としている。このため、第
２図に示すＢの領域管前記マイクロプロセッサ１が□使
用しないようにプログラムしておくことによシ、Ａの部
分およびＢの部分をそれぞれのマイクロプロセッサの専
用領域として使用できることにな”る。
メモリアドレスについては次のようになる。前記マイク
ロフロセッサ２が出力したアドレスにはアドレス加算回
路３により一定数が加算される。この実施例においては
制御縁８の指示により加算数については３２にバイト増
分、６４にバイト増分または２５６にバイト増分の中い
づれかを選ぶことが可能である。したがって制御縁８の
指示によシ３２にバイト増分が選択され３２にバイト加
算されたアドレスが記憶部５に与えられると、実際のメ
モリに対して社マイクロプロセッサ２が指示したアドレ
スよ、９３２にバイト加算された番地をアクセスするこ
とになる。すなわち、マイクロフロセッサ２から見たメ
モリ空間は実際よ！り３２にバイト分だけずれた所に存
在することになる０すなわち、実在メモリの最初の３２
にバイトはマイクロプロセッサ２がらはアクセスできな
いため、第２図に示すＡの領域はマイ１０７’ロセツサ
１が専用に使用できる。この実施例においてはマイクロ
プロセッサ１もマイクロフロセッサ２にともにアドレス
０番地から始まる複数番地の領域をそれぞれのプロセッ
サ固有の制御領域として必要としている。このため、第
２図に示すＢの領域管前記マイクロプロセッサ１が□使
用しないようにプログラムしておくことによシ、Ａの部
分およびＢの部分をそれぞれのマイクロプロセッサの専
用領域として使用できることにな”る。
以上の手段によシ各プロセッサのために独立の専用メモ
リを用意する必要はなく、共通のメモリを用いてあたか
も独立したメモリが存在するかのように使用することが
可能となる。なお、マイクロプロセッサ１用の専用領域
であるＡの部分は制御線８によシその大きさを変更する
ことが可能であるＯ 第３図を参照すると、実際のメ４− リ領域の使用状況
においては、Ａの部分はマイクロプロセッサ１用、Ｂの
部分はマイクロプロセッサ２用、ツレ以降は共用領域と
して使用されている。
リを用意する必要はなく、共通のメモリを用いてあたか
も独立したメモリが存在するかのように使用することが
可能となる。なお、マイクロプロセッサ１用の専用領域
であるＡの部分は制御線８によシその大きさを変更する
ことが可能であるＯ 第３図を参照すると、実際のメ４− リ領域の使用状況
においては、Ａの部分はマイクロプロセッサ１用、Ｂの
部分はマイクロプロセッサ２用、ツレ以降は共用領域と
して使用されている。
次に第４図を参照すると、本発明の第２の実施例は、プ
ロセッサ９、このプロセッサ９の出力ヲ伝送するアドレ
スｌ１Ｉ７、マイクロプロセッサ２、このマイクロプロ
セッサ２の出力を伝送するアドレス線６１．このと接続
され前記出力を加算するアドレス加算回路３、この加算
回路３における加算数を切シ換えるための制御＆８、前
記加算回路３の出力を伝送する線および前記アドレス線
７の双方を接続するシステムアドレスバス４、このパス
４に接続される記憶部５から構成されている。
ロセッサ９、このプロセッサ９の出力ヲ伝送するアドレ
スｌ１Ｉ７、マイクロプロセッサ２、このマイクロプロ
セッサ２の出力を伝送するアドレス線６１．このと接続
され前記出力を加算するアドレス加算回路３、この加算
回路３における加算数を切シ換えるための制御＆８、前
記加算回路３の出力を伝送する線および前記アドレス線
７の双方を接続するシステムアドレスバス４、このパス
４に接続される記憶部５から構成されている。
前記記憶部５はシステムで用いられる主記憶装置でも専
用の記憶部でもよく読出し書込み可能な記憶部でも読出
し専用の記憶部でもよい。なお、この実施例の動作は上
述の第１の実施例の動作と同一である。
用の記憶部でもよく読出し書込み可能な記憶部でも読出
し専用の記憶部でもよい。なお、この実施例の動作は上
述の第１の実施例の動作と同一である。
発明の効果
本発明には・２つのプロセッサの中の一方にアドレス変
換を加えることによシ同一のメモリを用いてあたかも二
つのメモリとして使用できるという効果がある。
換を加えることによシ同一のメモリを用いてあたかも二
つのメモリとして使用できるという効果がある。
第１図は本発明の第１の実施例を示す図、第２図は館１
図の一実施例によるメモリアドレス空間の変更を説明す
るための図および菖３図は実メモリの使用用途を示す図
および第４図は本発明の第２の実施例を示す図である。 第１図から第４図において、１・・川・第１のマイクロ
プロセッサ、２・・川・第２のマイクロプロセッサ、３
・・・・・・アドレス加算回路、４・・・・・システム
アドレスバス、５・・・・・・記憶部、６・川・・第１
のマイクロプロセッサのアドレス出方線、７・・用第２
のマイクロプロセッサのアドレス出力線、８・・・・・
・アドレス加算数を切換える制御線。。 茅 ｌ 図 茅 ２ 図 ＄ ３ 図 茅 ４ 図
図の一実施例によるメモリアドレス空間の変更を説明す
るための図および菖３図は実メモリの使用用途を示す図
および第４図は本発明の第２の実施例を示す図である。 第１図から第４図において、１・・川・第１のマイクロ
プロセッサ、２・・川・第２のマイクロプロセッサ、３
・・・・・・アドレス加算回路、４・・・・・システム
アドレスバス、５・・・・・・記憶部、６・川・・第１
のマイクロプロセッサのアドレス出方線、７・・用第２
のマイクロプロセッサのアドレス出力線、８・・・・・
・アドレス加算数を切換える制御線。。 茅 ｌ 図 茅 ２ 図 ＄ ３ 図 茅 ４ 図
Claims (2)
- （１）ｊｌｌのマイクロプロセッサと、ｊｌＥ２０マイ
クロブ關セッサと、 第２のマイクロプロセッサから出力されるアドレスに予
め定めた値を加算するアドレス加算回路と１ 前記第１のマイクロプロセッサと前記アドレス加算回路
とに共通に接続されるアドレスバスプロセッサと前記第
２のマイクロブはセッサとによシ共有される記憶手段と
を備えたことを特徴とするアドレス変換方式。 - （２） プロセッサと、 マイクロプロセッサと、 コノマイ１０ブ党セッサから出力される“アドレスに予
め定めた値を加算するアドレス加算回路と、 前記プロセッサと前記アドレス加算回路とに共通に接続
されるアドレスバスと、 仁のアドレスバスに接続され前記プロセッサと前記マイ
−クロプロセッサとによシ共有される記憶手段とを備え
たこと１特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019904A JPS58139260A (ja) | 1982-02-10 | 1982-02-10 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019904A JPS58139260A (ja) | 1982-02-10 | 1982-02-10 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58139260A true JPS58139260A (ja) | 1983-08-18 |
Family
ID=12012194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019904A Pending JPS58139260A (ja) | 1982-02-10 | 1982-02-10 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
| JP5458574B2 (ja) * | 2006-06-27 | 2014-04-02 | 日本電気株式会社 | マルチプロセッサシステム、マルチプロセッサシステムを使用した携帯端末 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024046A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS5231138A (en) * | 1975-08-29 | 1977-03-09 | Kanai Hiroyuki | Oil suppling ring holder for spinning machine |
-
1982
- 1982-02-10 JP JP57019904A patent/JPS58139260A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024046A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS5231138A (en) * | 1975-08-29 | 1977-03-09 | Kanai Hiroyuki | Oil suppling ring holder for spinning machine |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
| JP5458574B2 (ja) * | 2006-06-27 | 2014-04-02 | 日本電気株式会社 | マルチプロセッサシステム、マルチプロセッサシステムを使用した携帯端末 |
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