JPH05298066A - Ｆｉｆｏバッファ装置 - Google Patents
Ｆｉｆｏバッファ装置Info
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- JPH05298066A JPH05298066A JP4096180A JP9618092A JPH05298066A JP H05298066 A JPH05298066 A JP H05298066A JP 4096180 A JP4096180 A JP 4096180A JP 9618092 A JP9618092 A JP 9618092A JP H05298066 A JPH05298066 A JP H05298066A
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Abstract
(57)【要約】
【目的】 バッファがフルでない状態でも、有意データ
の書込み終了を読出し側制御部に通知し、大容量ＦＩＦ
Ｏバッファで小容量データの効率良いデータ転送ができ
るＦＩＦＯバッファ装置の提供を目的とする。 【構成】 書込み側制御部から計数回数を設定でき、書
込み側制御部２０１からの１単位データの書込みによっ
て計数を更新する計数器２１５を備え、有意データ列の
書込み前に書込み有意データ数を書込み側制御部２０１
から計数器２１５に設定し、計数器２１５の計数終了で
有意データ列の書込み終了を検出して、読出し側制御部
へ有意データ列の書込みの終了を知らせる構成を有す
る。
の書込み終了を読出し側制御部に通知し、大容量ＦＩＦ
Ｏバッファで小容量データの効率良いデータ転送ができ
るＦＩＦＯバッファ装置の提供を目的とする。 【構成】 書込み側制御部から計数回数を設定でき、書
込み側制御部２０１からの１単位データの書込みによっ
て計数を更新する計数器２１５を備え、有意データ列の
書込み前に書込み有意データ数を書込み側制御部２０１
から計数器２１５に設定し、計数器２１５の計数終了で
有意データ列の書込み終了を検出して、読出し側制御部
へ有意データ列の書込みの終了を知らせる構成を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は非同期に動作するプロセ
ッサ間でデータ通信を行なうためのＦＩＦＯバッファ装
置に関する。
ッサ間でデータ通信を行なうためのＦＩＦＯバッファ装
置に関する。
【０００２】
【従来の技術】図３は従来のＦＩＦＯバッファ装置の構
成例を示す。図において１００はＦＩＦＯバッファ装
置、１０１，１０２はそれぞれマイクロプロセッサ等で
構成され、ＦＩＦＯバッファ装置１００にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。ＦＩＦＯバッファ装置１００は、書込み側制御部
１０１と読出し側制御部１０２を別々に持ち、非同期に
リードアクセス、ライトアクセスが可能な、デュアルポ
ートメモリ部（以下、メモリ部という）１１０、メモリ
部へのライトアドレスを指定するためのライトポインタ
（以下、ＷＰという）１１１、リードアドレスを指定す
るリードポインタ（以下、ＰＲという）１１２、加算器
１１３、および比較器１１４から構成される。以下、説
明の便宜上、メモリ部１１０の最大記憶データ数（以
下、深さという）を４０９６ワードとする。したがっ
て、ＷＰおよびＲＰ１１２から出力されるメモリ部１１
０のアドレス幅は１２ビットとなる。
成例を示す。図において１００はＦＩＦＯバッファ装
置、１０１，１０２はそれぞれマイクロプロセッサ等で
構成され、ＦＩＦＯバッファ装置１００にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。ＦＩＦＯバッファ装置１００は、書込み側制御部
１０１と読出し側制御部１０２を別々に持ち、非同期に
リードアクセス、ライトアクセスが可能な、デュアルポ
ートメモリ部（以下、メモリ部という）１１０、メモリ
部へのライトアドレスを指定するためのライトポインタ
（以下、ＷＰという）１１１、リードアドレスを指定す
るリードポインタ（以下、ＰＲという）１１２、加算器
１１３、および比較器１１４から構成される。以下、説
明の便宜上、メモリ部１１０の最大記憶データ数（以
下、深さという）を４０９６ワードとする。したがっ
て、ＷＰおよびＲＰ１１２から出力されるメモリ部１１
０のアドレス幅は１２ビットとなる。
【０００３】ＷＰ１１１は、ライト側制御部１０１から
メモリ部１１０にデータを書込むときの選択信号１２８
でアクティベートされ、ライト信号１２２によって、順
次カウントアップされるリングタイプのアップカウンタ
で構成され、その出力は、ライト側制御部１０１からの
データをメモリ部１１０に保持するアドレスとして使用
される。ＷＰ１１１は、メモリ部１１０への最初ライト
アクセスの前に、ライト側制御部１０１によってリセッ
トされ、その出力は、初期出力を“ＯＯＯｈ（１６進
数、以下同様）”としてある。したがって、ライト側制
御部１０１からのデータバス１２０を介した書込みデー
タは、メモリ部１１０に下位アドレスから昇順に保持さ
れて、ＷＰ１０１は最大値“ＦＦＦｈ”までカウントア
ップした後に、次の更新クロックで、その出力は再び
“ＯＯＯｈ”となって回転し、ライト側制御部１０１か
らのデータバス１２０を介した書込みデータは、再び、
メモリ部１１０に下位アドレスから昇順に保持されてい
く。したがって、メモリ部の深さが４０９６ワードとし
た本例では、ＷＰ１１１の出力は、ライト側制御部１０
１のデータ書込み回数Ｍ−４０９６ｍ（ｍ：ＷＰの回転
回数、つまり、ＯＯＯｈ→ＦＦＦｈ→ＯＯＯｈまでの回
数）の値を示している。
メモリ部１１０にデータを書込むときの選択信号１２８
でアクティベートされ、ライト信号１２２によって、順
次カウントアップされるリングタイプのアップカウンタ
で構成され、その出力は、ライト側制御部１０１からの
データをメモリ部１１０に保持するアドレスとして使用
される。ＷＰ１１１は、メモリ部１１０への最初ライト
アクセスの前に、ライト側制御部１０１によってリセッ
トされ、その出力は、初期出力を“ＯＯＯｈ（１６進
数、以下同様）”としてある。したがって、ライト側制
御部１０１からのデータバス１２０を介した書込みデー
タは、メモリ部１１０に下位アドレスから昇順に保持さ
れて、ＷＰ１０１は最大値“ＦＦＦｈ”までカウントア
ップした後に、次の更新クロックで、その出力は再び
“ＯＯＯｈ”となって回転し、ライト側制御部１０１か
らのデータバス１２０を介した書込みデータは、再び、
メモリ部１１０に下位アドレスから昇順に保持されてい
く。したがって、メモリ部の深さが４０９６ワードとし
た本例では、ＷＰ１１１の出力は、ライト側制御部１０
１のデータ書込み回数Ｍ−４０９６ｍ（ｍ：ＷＰの回転
回数、つまり、ＯＯＯｈ→ＦＦＦｈ→ＯＯＯｈまでの回
数）の値を示している。
【０００４】ＲＰ１１２は、ＷＰ１１１と同様なアップ
カウンタによって構成され、その出力は、リード側制御
部１０２が、メモリ部１１０に保持されているデータを
読出するアドレスとして使用され、メモリ部１１０への
最初のリードアクセスの前にリード側制御部１０２から
リセットされ、その出力は初期出力“ＯＯＯｈ”となっ
ている。
カウンタによって構成され、その出力は、リード側制御
部１０２が、メモリ部１１０に保持されているデータを
読出するアドレスとして使用され、メモリ部１１０への
最初のリードアクセスの前にリード側制御部１０２から
リセットされ、その出力は初期出力“ＯＯＯｈ”となっ
ている。
【０００５】ＲＰ１１２は、リード側制御部１０２が、
メモリ部１１０からデータを読出すときの選択信号１２
９によってアクティベートされ、リード信号１２３によ
って、その出力を順次カウントアップする。したがっ
て、リード側制御部１０２のリードアクセスによって、
メモリ部１１０に保持されたデータが、下位アドレスよ
り昇順にデータバス１２１に出力される。ＲＰ１１２
は、最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると、その出力はまだ“ＯＯＯ
ｈ”となり、再び、メモリ部１１０の下位アドレスより
昇順に保持データを出力する。したがって、ＲＰ１１２
の出力は、リード側制御部１０２のメモリ部１１０から
のデータ読出し回数Ｎ−４０９６ｎ（ｎ：ＲＰの回転回
数、ｍ−１≦ｎ≦ｍ）の値を示している。
メモリ部１１０からデータを読出すときの選択信号１２
９によってアクティベートされ、リード信号１２３によ
って、その出力を順次カウントアップする。したがっ
て、リード側制御部１０２のリードアクセスによって、
メモリ部１１０に保持されたデータが、下位アドレスよ
り昇順にデータバス１２１に出力される。ＲＰ１１２
は、最大値“ＦＦＦｈ”までカウントアップした後に、
次の更新クロックが来ると、その出力はまだ“ＯＯＯ
ｈ”となり、再び、メモリ部１１０の下位アドレスより
昇順に保持データを出力する。したがって、ＲＰ１１２
の出力は、リード側制御部１０２のメモリ部１１０から
のデータ読出し回数Ｎ−４０９６ｎ（ｎ：ＲＰの回転回
数、ｍ−１≦ｎ≦ｍ）の値を示している。
【０００６】したがって、ＷＰ１１１の出力１２４（Ｍ
−４０９６ｍ）とＲＰ１１２の出力１２５（Ｎ−４０９
６ｎ）に加算器１１３で（＋１）した（Ｎ＋１−４０９
６ｎ）とを比較器１１４で比較し、一致を検出した場
合、メモリ部１１０は、リード側制御部１０２からの読
出し待ちの有効データでフル状態であることとなり、フ
ル信号１３０でリード側制御部１０２に通知される。
−４０９６ｍ）とＲＰ１１２の出力１２５（Ｎ−４０９
６ｎ）に加算器１１３で（＋１）した（Ｎ＋１−４０９
６ｎ）とを比較器１１４で比較し、一致を検出した場
合、メモリ部１１０は、リード側制御部１０２からの読
出し待ちの有効データでフル状態であることとなり、フ
ル信号１３０でリード側制御部１０２に通知される。
【０００７】
【発明が解決しようとする課題】上述のような従来のＦ
ＩＦＯバッファ装置においては、装置のフル状態を知る
ことは可能であった。しかし、半導体技術の向上に伴い
ＦＩＦＯバッファの容量が大きくなってきており、フル
状態になるためのデータ量が大きくなってきている。こ
のため、ＦＩＦＯバッファがフルになるまで読出しを待
っていてはデータ通信の即時性が損なわれるようになっ
てきた。このため、一群の有意データ列の書込み終了直
後に、その書込終了を読出し側プロセッサに通知する方
法が求められていた。
ＩＦＯバッファ装置においては、装置のフル状態を知る
ことは可能であった。しかし、半導体技術の向上に伴い
ＦＩＦＯバッファの容量が大きくなってきており、フル
状態になるためのデータ量が大きくなってきている。こ
のため、ＦＩＦＯバッファがフルになるまで読出しを待
っていてはデータ通信の即時性が損なわれるようになっ
てきた。このため、一群の有意データ列の書込み終了直
後に、その書込終了を読出し側プロセッサに通知する方
法が求められていた。
【０００８】本発明は、この課題を解決するもので、有
意データが書込まれた直後に読出し側が、有意データの
書込みを知り、大容量ＦＩＦＯバッファであっても小容
量データの通信効率を高められるＦＩＦＯバッファ装置
の提供を目的とする。
意データが書込まれた直後に読出し側が、有意データの
書込みを知り、大容量ＦＩＦＯバッファであっても小容
量データの通信効率を高められるＦＩＦＯバッファ装置
の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、計数値が設定でき、かつ、設定計数値の計
数終了を通知できる計数器をＦＩＦＯ装置内に備え、ラ
イト側制御部から計数器に計数値を設定し、ライト側制
御部のライトアクセスによって、その計数値を更新し、
計数器の計数終了をリード側制御部に対し伝送する構成
を有する。
するために、計数値が設定でき、かつ、設定計数値の計
数終了を通知できる計数器をＦＩＦＯ装置内に備え、ラ
イト側制御部から計数器に計数値を設定し、ライト側制
御部のライトアクセスによって、その計数値を更新し、
計数器の計数終了をリード側制御部に対し伝送する構成
を有する。
【００１０】
【作用】上記の構成によって本発明は、大容量ＦＩＦＯ
バッファがフル状態になる前でも、ライト側制御部から
の有意データ列の書込み終了直後にリード側制御部がそ
の書込み終了を知るように作用する。
バッファがフル状態になる前でも、ライト側制御部から
の有意データ列の書込み終了直後にリード側制御部がそ
の書込み終了を知るように作用する。
【００１１】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。図１は、本発明の一実施例のＦＩＦＯバッ
ファ装置の構成を示すブロック図である。図１中の２０
０は本発明のＦＩＦＯバッファ装置、２０１と２０２は
それぞれ、従来例と同様にマイクロプロセッサ等で構成
される、ライト側制御部、リード側制御部を示す。ＦＩ
ＦＯバッファ装置２００は、従来例と同様の、メモリ部
１１０，ＷＰ１１１，ＲＰ１１２，加算器１１３，およ
び比較器１４に加えて、更新により値が−１される４ビ
ットの計数器２１５から構成される。図２に計数器２１
５の内部構成を示す。計数器２１５は、初期値を設定可
能な４ビットカウントダウン計数器３００、４入力ＯＲ
ゲート３０１、セット信号の立ち下がりでセットされる
クリア機能付き１ビットレジスタ３０２で構成される。
ら説明する。図１は、本発明の一実施例のＦＩＦＯバッ
ファ装置の構成を示すブロック図である。図１中の２０
０は本発明のＦＩＦＯバッファ装置、２０１と２０２は
それぞれ、従来例と同様にマイクロプロセッサ等で構成
される、ライト側制御部、リード側制御部を示す。ＦＩ
ＦＯバッファ装置２００は、従来例と同様の、メモリ部
１１０，ＷＰ１１１，ＲＰ１１２，加算器１１３，およ
び比較器１４に加えて、更新により値が−１される４ビ
ットの計数器２１５から構成される。図２に計数器２１
５の内部構成を示す。計数器２１５は、初期値を設定可
能な４ビットカウントダウン計数器３００、４入力ＯＲ
ゲート３０１、セット信号の立ち下がりでセットされる
クリア機能付き１ビットレジスタ３０２で構成される。
【００１２】ＷＰ１１１，ＲＰ１１２，加算器１１３，
比較器１１４は従来例同様に構成され、メモリ部１１０
がフル状態になった場合にリード側制御部２０２にフル
信号２２９でその旨通知する。
比較器１１４は従来例同様に構成され、メモリ部１１０
がフル状態になった場合にリード側制御部２０２にフル
信号２２９でその旨通知する。
【００１３】ライト側制御部２０１はメモリ部１１０に
一群の有意データ列を書込む前に、選択信号２２８で計
数器２１５内の４ビットカウントダウン計数器３００を
選択し、ライト信号２２２で、有意データ列のデータ数
を初期値として設定する。計数器３００は、選択信号２
２６が有効のときすなわち、ライト側制御部２０１が、
メモリ部１１０にデータを書込むとき、更新可能の状態
となり、ライト信号２２２をトリガに計数値を−１す
る。計数器３００の計数値が０になったとき、すなわ
ち、ライト側制御部２０１からのメモリ部１１０へのデ
ータ書込み回数が、データ書込み前に計数器３００に初
期値として設定した数と同じになった場合、計数器出力
３１０がすべてとなり、４入力ＯＲゲート３０１の出力
であるセット信号３１１が立ち下がり変化し、１ビット
レジスタ３０２がセットされる。このため、書込み終了
信号２３０の状態が変化し、リード側制御部２０２に有
意データ列の書込み終了が通知される。そして、レジス
タ３０２は、リード側制御部２０２からのクリア信号２
３１にてクリアされる。リード側制御部２０２は、有意
データ列書込み終了確認後、レジスタ３０２をクリアす
るので、書込み終了信号２３０がリセットされ、ライト
側制御部２０１は、この書込み終了信号２３０をモニタ
することによって、計数器２１５の再設定の可否を判断
できる。
一群の有意データ列を書込む前に、選択信号２２８で計
数器２１５内の４ビットカウントダウン計数器３００を
選択し、ライト信号２２２で、有意データ列のデータ数
を初期値として設定する。計数器３００は、選択信号２
２６が有効のときすなわち、ライト側制御部２０１が、
メモリ部１１０にデータを書込むとき、更新可能の状態
となり、ライト信号２２２をトリガに計数値を−１す
る。計数器３００の計数値が０になったとき、すなわ
ち、ライト側制御部２０１からのメモリ部１１０へのデ
ータ書込み回数が、データ書込み前に計数器３００に初
期値として設定した数と同じになった場合、計数器出力
３１０がすべてとなり、４入力ＯＲゲート３０１の出力
であるセット信号３１１が立ち下がり変化し、１ビット
レジスタ３０２がセットされる。このため、書込み終了
信号２３０の状態が変化し、リード側制御部２０２に有
意データ列の書込み終了が通知される。そして、レジス
タ３０２は、リード側制御部２０２からのクリア信号２
３１にてクリアされる。リード側制御部２０２は、有意
データ列書込み終了確認後、レジスタ３０２をクリアす
るので、書込み終了信号２３０がリセットされ、ライト
側制御部２０１は、この書込み終了信号２３０をモニタ
することによって、計数器２１５の再設定の可否を判断
できる。
【００１４】このように本実施例によると、リード側制
御部２０２は、メモリ部内がフル状態となるまで待つこ
となく、ライト側制御部２０１の有意データ列のメモリ
部への書込み終了直後に、一群の有意データ列の書込み
終了を知ることができ、ライト側制御部２０１とリード
側制御部２０２の両プロセッサ間の通信効率の向上がは
かれる。
御部２０２は、メモリ部内がフル状態となるまで待つこ
となく、ライト側制御部２０１の有意データ列のメモリ
部への書込み終了直後に、一群の有意データ列の書込み
終了を知ることができ、ライト側制御部２０１とリード
側制御部２０２の両プロセッサ間の通信効率の向上がは
かれる。
【００１５】なお、本実施例では、データ保持のメモリ
にデュアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割して使用しても、本発明の効果に何ら影響を
与えない。
にデュアルポート構成のＲＡＭを使用したが、シングル
ポート構成のＲＡＭを、ライト側制御部とリード側制御
部で時分割して使用しても、本発明の効果に何ら影響を
与えない。
【００１６】
【発明の効果】上記実施例から明らかなように本発明に
よると、計数器少量の有意データの書込み終了をリード
側制御部に報知するように配してあるので、リード側制
御部は、メモリ部がフル状態になるのを待たずに、ライ
ト側制御部の有意データ列の書込み終了直後に、その読
込終了を知ることができるので、大容量ＦＩＦＯバッフ
ァを用いて短いデータ列のデータ通信を行っても、その
通信到達効率がよいＦＩＦＯバッファ装置を提供でき
る。
よると、計数器少量の有意データの書込み終了をリード
側制御部に報知するように配してあるので、リード側制
御部は、メモリ部がフル状態になるのを待たずに、ライ
ト側制御部の有意データ列の書込み終了直後に、その読
込終了を知ることができるので、大容量ＦＩＦＯバッフ
ァを用いて短いデータ列のデータ通信を行っても、その
通信到達効率がよいＦＩＦＯバッファ装置を提供でき
る。
【図１】本発明の一実施例のＦＩＦＯバッファ装置の構
成を示すブロック図
成を示すブロック図
【図２】図１における計数器２１５の内部構成を示すブ
ロック図
ロック図
【図３】従来のＦＩＦＯバッファ装置の構成を示すブロ
ック図
ック図
１１０ デュアルポートＲＡＭ（メモリ手段） １１１ ライトポインタ（ライトポインタ手段） １１２ リードポインタ（リードポインタ手段） ２１５ 計数器（計数手段）
Claims (1)
- 【請求項１】 非同期に動作する第１のプロセッサおよ
び第２のプロセッサ手段の間に介在し、データの受渡し
を行うＦＩＦＯバッファ装置において前記第１のプロセ
ッサ手段からの前記第２のプロセッサ手段へ送るデータ
を一時保持するメモリ手段、前記メモリ手段へのデータ
書込みのアドレスを生成するライトポイタン手段、前記
メモリ手段からのデータ読出しのアドレスを生成するリ
ードポインタ手段、前記第１のプロセッサ手段からの計
数値が設定でき、前記メモリ手段へのデータ書込みごと
に計数値を更新する計数手段を備え、前記第１のプロセ
ッサ手段からの前記メモリ手段へのデータ書込み前に、
前記メモリ手段に書込む一群の有意データ数を前記計数
手段に設定し、前記計数手段の計数終了を前記第２のプ
ロセッサ手段に伝達することによって、前記一群の有意
データの書込み終了を前記第２のプロセッサ手段に通知
するようにしたＦＩＦＯバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096180A JPH05298066A (ja) | 1992-04-16 | 1992-04-16 | Ｆｉｆｏバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096180A JPH05298066A (ja) | 1992-04-16 | 1992-04-16 | Ｆｉｆｏバッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298066A true JPH05298066A (ja) | 1993-11-12 |
Family
ID=14158126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096180A Pending JPH05298066A (ja) | 1992-04-16 | 1992-04-16 | Ｆｉｆｏバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023829A (ja) * | 2004-07-06 | 2006-01-26 | Toshiba Corp | データ取込装置とデータ取込方法 |
-
1992
- 1992-04-16 JP JP4096180A patent/JPH05298066A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023829A (ja) * | 2004-07-06 | 2006-01-26 | Toshiba Corp | データ取込装置とデータ取込方法 |
| JP4498038B2 (ja) * | 2004-07-06 | 2010-07-07 | 株式会社東芝 | データ取込装置 |
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