JPS6073730A - バツフア制御装置 - Google Patents
バツフア制御装置Info
- Publication number
- JPS6073730A JPS6073730A JP58180537A JP18053783A JPS6073730A JP S6073730 A JPS6073730 A JP S6073730A JP 58180537 A JP58180537 A JP 58180537A JP 18053783 A JP18053783 A JP 18053783A JP S6073730 A JPS6073730 A JP S6073730A
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- Japan
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- data
- register
- address counter
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ交換（ＲＥＡＤ／ｖｖＲＩＴＥ） ヲ
行なう装置間で使用して好適なバッファ制御装置に関す
る。
行なう装置間で使用して好適なバッファ制御装置に関す
る。
装置間のデータ変換、例えは、メインシステムと、この
システムに接続されるフロッピーディスクあるいはライ
ンプリンタとの間のデータハッノアトシテ、ＦＩＲ８Ｔ
−ＩＮ ＦＩＲ８Ｔ−ＯＵＴ（ＦＩＦＯ）モードで動作
するシリアルメモリが用いられる。
システムに接続されるフロッピーディスクあるいはライ
ンプリンタとの間のデータハッノアトシテ、ＦＩＲ８Ｔ
−ＩＮ ＦＩＲ８Ｔ−ＯＵＴ（ＦＩＦＯ）モードで動作
するシリアルメモリが用いられる。
この種メモリにおいて、入力と出力は完全に独立してお
り、非同期のデータバッファとして使用される。
り、非同期のデータバッファとして使用される。
第１図にこの種メモリの構成例を示す。図において、複
数のレジスタ１〜１ｎＦｉ直列に接続され、各レジスタ
１〜１ｎに対応してそれぞれのレジスタにデータがスト
アされているか否かの情報が収納されるフラグ２〜２ｎ
が用意され、制御部３はこのフラグ２〜２ｎを管理する
ことによって非同期に発生するＲＥＡＤ／Ｗ ＲＩ Ｔ
Ｅ’のタイミングを制御するため、ＩＲ（インプットＲ
ＥＡＤＹ） 、 ＯＲ（アウトプットＲＥＡＤＹ ）信
号を生成し、コントロールしていたものである。これは
１通常ＦＩＦＯと称され、良く知られている。
数のレジスタ１〜１ｎＦｉ直列に接続され、各レジスタ
１〜１ｎに対応してそれぞれのレジスタにデータがスト
アされているか否かの情報が収納されるフラグ２〜２ｎ
が用意され、制御部３はこのフラグ２〜２ｎを管理する
ことによって非同期に発生するＲＥＡＤ／Ｗ ＲＩ Ｔ
Ｅ’のタイミングを制御するため、ＩＲ（インプットＲ
ＥＡＤＹ） 、 ＯＲ（アウトプットＲＥＡＤＹ ）信
号を生成し、コントロールしていたものである。これは
１通常ＦＩＦＯと称され、良く知られている。
ところで、上記メモリにおいでは％ＲＥＡＤ／ＷＲＩＴ
Ｅの双方の側（又信元となる装置及び又信先となる装置
）のデータ幅が同一でなければならないこと、及びシフ
ト操作を行なうため、ＷＲＩＴＥ してからＲＥＡＤす
るまで、そのレジスタ段数分だけシフトに時間を要する
といった制限を持つ。従がって、ＲＥＡＤハ仕ＩＴＥ時
のデータ幅を可変とする様なシステム構成における上記
メモリの使用は、・千フオーマンス低下の要因となり、
高速アクセスが期待されるシステムへの採用は好ましく
ない。
Ｅの双方の側（又信元となる装置及び又信先となる装置
）のデータ幅が同一でなければならないこと、及びシフ
ト操作を行なうため、ＷＲＩＴＥ してからＲＥＡＤす
るまで、そのレジスタ段数分だけシフトに時間を要する
といった制限を持つ。従がって、ＲＥＡＤハ仕ＩＴＥ時
のデータ幅を可変とする様なシステム構成における上記
メモリの使用は、・千フオーマンス低下の要因となり、
高速アクセスが期待されるシステムへの採用は好ましく
ない。
本発明は上記事情に基づいてなされたものであり、小量
のハードウェアの追加により、ＦＩＦＯメそりとしての
機能はもちろんのこと、データ幅を可変とし、 ＲＥＡ
Ｄ／ＷＲＩＴＥのいずれの側においても高速アクセス実
現し得るバッファ制御装置を提供することを目的とする
。
のハードウェアの追加により、ＦＩＦＯメそりとしての
機能はもちろんのこと、データ幅を可変とし、 ＲＥＡ
Ｄ／ＷＲＩＴＥのいずれの側においても高速アクセス実
現し得るバッファ制御装置を提供することを目的とする
。
本発明は上記目的を実現するため、この種装置が従来よ
り持つ、検数のレジスタとフラグの他に、データ書込み
時、そのレジスタの先頭位置を示すため、データ書込み
の都度、書込まれたバイト数分だけアドレスを更新する
データＷＲＩ ＴＥのためのアドレスカウンタと、デー
タ読出し時、そのレジスタの先頭位置を示すため、デー
タ読出しの都度、読出されたバイト数分だけアドレスを
更新するデータＲＥＡＤのためのアドレスカウンタと、
上記ＷＲＩＴＥのために使用されるアドレスカウンタが
示す値と書込みの・々イト数を示す信号により対応する
レジスタとフラグを選択する信号を生成するデコーダと
、上記ＲＥＡＤのために使用されるアドレスカウンタが
示す値と読出しのバイト数を示す信号より対応するレジ
スタとフラグを選択し、対応するフラグをＯＦＦする信
号を生成するデコーダとを付加した。
り持つ、検数のレジスタとフラグの他に、データ書込み
時、そのレジスタの先頭位置を示すため、データ書込み
の都度、書込まれたバイト数分だけアドレスを更新する
データＷＲＩ ＴＥのためのアドレスカウンタと、デー
タ読出し時、そのレジスタの先頭位置を示すため、デー
タ読出しの都度、読出されたバイト数分だけアドレスを
更新するデータＲＥＡＤのためのアドレスカウンタと、
上記ＷＲＩＴＥのために使用されるアドレスカウンタが
示す値と書込みの・々イト数を示す信号により対応する
レジスタとフラグを選択する信号を生成するデコーダと
、上記ＲＥＡＤのために使用されるアドレスカウンタが
示す値と読出しのバイト数を示す信号より対応するレジ
スタとフラグを選択し、対応するフラグをＯＦＦする信
号を生成するデコーダとを付加した。
このことにより、ＦＩＦＯメそりと同様ＲＥＡＤ／ＷＲ
ＩＴＥのいずれの側においても、非同期でアクセスでき
ることはもちろんのこと、データ幅を可変とすることを
奸し、ＲＥＡＤ／ＷＲＩＴＥのいずれの側においても高
速アクセスを実現し得る。
ＩＴＥのいずれの側においても、非同期でアクセスでき
ることはもちろんのこと、データ幅を可変とすることを
奸し、ＲＥＡＤ／ＷＲＩＴＥのいずれの側においても高
速アクセスを実現し得る。
このことは、高速の異なるバスインターフェースにおい
て特に顕著な効果が現われる。
て特に顕著な効果が現われる。
以下、第２図以降を使用して本発明につき詳細に説明す
る。
る。
第２図は本発明実施例を示すブロック図である。図にお
いて、１１は書込み装置と読出し装置との間で、バッフ
ァとして使用される枚数バ５− イト構成のレジスタ群（Ｒ０〜Ｒｎ）である。
いて、１１は書込み装置と読出し装置との間で、バッフ
ァとして使用される枚数バ５− イト構成のレジスタ群（Ｒ０〜Ｒｎ）である。
１２．１３はセレクタであり、それぞれ、レジスタ１１
に対する書込みデータ、レジスタ１１から得られる読出
しデータを選択出力する。
に対する書込みデータ、レジスタ１１から得られる読出
しデータを選択出力する。
１４はフラグ群である。フラグ群１４はフリツプフロツ
プで構成され、それぞれのフラグには上述したフラグ情
報、即ち、レジスタ群１１を構成する各レジスタに対応
してそれぞれにデータが書込まれているか否かの情報が
設定される。
プで構成され、それぞれのフラグには上述したフラグ情
報、即ち、レジスタ群１１を構成する各レジスタに対応
してそれぞれにデータが書込まれているか否かの情報が
設定される。
１５．１６はアドレスカウンタ（それぞれＡＣＷ 、
ＡＣＲ）である。アドレスカウンタ１５゜１６へは、デ
ータを書込むべきレジスタ位置（アドレス）、読出すべ
きレジスタ位置がそれぞれ設定される。１７．１８はデ
コーダ（ＤＥＣ）である。デコーダ１７には、上記アド
レスカウンタ１５が示す値（ＷＣＴＲ０〜ｉ）と、１ノ
々イトデータ書込み時出力されるストローブ信号（ＬＤ
ＣＫｌ）そして２バイトデータ書込み時出力されるスト
ローブ信号（ＬＤＣＫ、）が供給されており１．レジス
タ群１１中、どのレジスタにデータをロード６− すべきか選択する信号と対応するフラグ群１４の中のフ
ラグｙＯＮするセットクロック（８Ｃ。
ＡＣＲ）である。アドレスカウンタ１５゜１６へは、デ
ータを書込むべきレジスタ位置（アドレス）、読出すべ
きレジスタ位置がそれぞれ設定される。１７．１８はデ
コーダ（ＤＥＣ）である。デコーダ１７には、上記アド
レスカウンタ１５が示す値（ＷＣＴＲ０〜ｉ）と、１ノ
々イトデータ書込み時出力されるストローブ信号（ＬＤ
ＣＫｌ）そして２バイトデータ書込み時出力されるスト
ローブ信号（ＬＤＣＫ、）が供給されており１．レジス
タ群１１中、どのレジスタにデータをロード６− すべきか選択する信号と対応するフラグ群１４の中のフ
ラグｙＯＮするセットクロック（８Ｃ。
〜ｎ）を生成する。デコーダ１８には、上記アドレスカ
ウンタ１６が示す値（ＲＣＴＲｏ〜１）と２１バイト読
出し時出力されるストローブ信号（ＵＮＣＫυ、そして
２バイト読出し時出力されるストローブ信号（ＵＮＣＫ
、）が供給され、レジスタ群１１中、どのレジスタから
データを取出しすべきかを選択する信号と、対応するフ
ラグ群１４中のフラグをＯＦＦ’ｊるためのリセットク
ロック（ＲＣｏ−、）が生成される。
ウンタ１６が示す値（ＲＣＴＲｏ〜１）と２１バイト読
出し時出力されるストローブ信号（ＵＮＣＫυ、そして
２バイト読出し時出力されるストローブ信号（ＵＮＣＫ
、）が供給され、レジスタ群１１中、どのレジスタから
データを取出しすべきかを選択する信号と、対応するフ
ラグ群１４中のフラグをＯＦＦ’ｊるためのリセットク
ロック（ＲＣｏ−、）が生成される。
１９．２０，２１．２２はセレクタである。
セレクタ１９は書込み装置側に対し、１バイト以上デー
タの空きエリアが存在することを示す信号（ＩＲＩ）を
生成するため、アドレスカウンタ１５で示されるフラグ
群１４中のあるフラグの状態を選択し、セレクタ２０は
書込み装置側に対し、２バイト以上の空きエリアが存在
することを示す信号（Ｉ Ｒ１）を生成するため、アド
レスカウンタ１５が示す値＋１で示されるフラグ群１４
中のあるフラグの状態を選択する。又、セレクタ２１は
、読出し装置側に対し、１バイト以上のデータが書込ま
れていることを示す信号（ＯＲ＋）を生成するため、ア
ドレスカウンタ１６で示されるフラグ群１４中のあるフ
ラグの状態を選択するものであり、セレクタ１２は読出
し装置側に対し２バイト以上のデータが書込まれている
ことを示す信号（ＯＲｔ）を生成するため、アドレスカ
ウンタ１６が示す値＋１で示されるフラグ群１４中のあ
るフラグの状態を選択する。
タの空きエリアが存在することを示す信号（ＩＲＩ）を
生成するため、アドレスカウンタ１５で示されるフラグ
群１４中のあるフラグの状態を選択し、セレクタ２０は
書込み装置側に対し、２バイト以上の空きエリアが存在
することを示す信号（Ｉ Ｒ１）を生成するため、アド
レスカウンタ１５が示す値＋１で示されるフラグ群１４
中のあるフラグの状態を選択する。又、セレクタ２１は
、読出し装置側に対し、１バイト以上のデータが書込ま
れていることを示す信号（ＯＲ＋）を生成するため、ア
ドレスカウンタ１６で示されるフラグ群１４中のあるフ
ラグの状態を選択するものであり、セレクタ１２は読出
し装置側に対し２バイト以上のデータが書込まれている
ことを示す信号（ＯＲｔ）を生成するため、アドレスカ
ウンタ１６が示す値＋１で示されるフラグ群１４中のあ
るフラグの状態を選択する。
第３図、第４図は本発明の動作を示すタイミングチャー
トであり、それぞれ１込み装置側。
トであり、それぞれ１込み装置側。
読出し装置側における動作を示す。図中、第２図におけ
る信号と同一符号（記号）で示されであるものは第２図
のそれと同一のものとする。
る信号と同一符号（記号）で示されであるものは第２図
のそれと同一のものとする。
尚、このタイミングチャートにおいて、レジスタ群１１
を構成するレジスタは４個として動作が示されている。
を構成するレジスタは４個として動作が示されている。
以下、第３因、第４図に示したタイミングチャートに基
づき、第２図に示した本発明実施例の動作につき詳述す
る。まず、最初に、アドレスカウンタ１５．１６．そし
てフラグ群１４が全てリセットされている状態では、イ
ンプットＲＢＡＤ Ｙ信号ＩＲ，、ＩＲ，はアクティブ
、アウトプットＲＥＡＤＹ信号ＯＲ，、ＯＲ，Ｆｉノン
アクティブとなっている。書込み装置側では、１バイト
データの１込みを実行したけれはＩＲ８，２バイトデー
タの書込みをしたけれはＩＲ，を監視しており、条件が
そろうと、書込みデータ及びストローブ信号ＬＤＣＫ、
又はＬ Ｄ ＣＫ、’ｉ発生させる。
づき、第２図に示した本発明実施例の動作につき詳述す
る。まず、最初に、アドレスカウンタ１５．１６．そし
てフラグ群１４が全てリセットされている状態では、イ
ンプットＲＢＡＤ Ｙ信号ＩＲ，、ＩＲ，はアクティブ
、アウトプットＲＥＡＤＹ信号ＯＲ，、ＯＲ，Ｆｉノン
アクティブとなっている。書込み装置側では、１バイト
データの１込みを実行したけれはＩＲ８，２バイトデー
タの書込みをしたけれはＩＲ，を監視しており、条件が
そろうと、書込みデータ及びストローブ信号ＬＤＣＫ、
又はＬ Ｄ ＣＫ、’ｉ発生させる。
この時、データはバイト書込では、常にＤＩＬ、−０（
データライン）が使用される。
データライン）が使用される。
ストローブ信号ＬＤＣＫ、又はＬＤＣＫ、が発生すると
デコーダ１７ではアドレスカウンタ１５が示す値ＷＣＴ
Ｒｏ、ｉより、レジスタ群１１中ロードすべきレジスタ
とそれに対応するフラグをセットする。１バイト書込み
では、セットクロック８Ｃｏ、、のうちの１ ’） （
ｗｃ’ｒｎ、〜ｌに対応）がアクティブとなり％２バイ
ト書込みではセット９− クロック８ｃｏ−ｎのうちの２つ（ＷＣ’ｌ”Ｒｏ−１
の値とその値＋ＩＫ対応）がアクティブになる。
デコーダ１７ではアドレスカウンタ１５が示す値ＷＣＴ
Ｒｏ、ｉより、レジスタ群１１中ロードすべきレジスタ
とそれに対応するフラグをセットする。１バイト書込み
では、セットクロック８Ｃｏ、、のうちの１ ’） （
ｗｃ’ｒｎ、〜ｌに対応）がアクティブとなり％２バイ
ト書込みではセット９− クロック８ｃｏ−ｎのうちの２つ（ＷＣ’ｌ”Ｒｏ−１
の値とその値＋ＩＫ対応）がアクティブになる。
又、信号ＷＣＴＲｏ、ｉ （アドレスカウンタ１５が示
す値）はストローブ信号ＬＤＣＫ、 、 ＬＤＣＫ、に
て更新（それぞれ＋１．＋２）され、次Ｉ／ｃ１！）込
むべきレジスタ位置と、モニタすべきフラグを指示する
。
す値）はストローブ信号ＬＤＣＫ、 、 ＬＤＣＫ、に
て更新（それぞれ＋１．＋２）され、次Ｉ／ｃ１！）込
むべきレジスタ位置と、モニタすべきフラグを指示する
。
一方、胱出し装置側では、１バイトデータの読出しを行
ないたけれはアウトプツ） ＲＥＡＤＹ信号ＯＲ，を、
２バイトデータの読出しを行ないたけれはアウトプツ）
ＲＥＡＤＹ信号ＯＲ，を監視している。ここで、信号
ＯＲ１はアドレスカウンタ１６が示す値ＲＣＴＲ０〜負
に対応したフラグ（フラグ群１４中のうちの１つ）の出
力状態を示し、信号ＯＲ，は同じ＜ ＲＣＴＲ０〜ｉの
値＋１に対応したフラグの出力状態を示している。
ないたけれはアウトプツ） ＲＥＡＤＹ信号ＯＲ，を、
２バイトデータの読出しを行ないたけれはアウトプツ）
ＲＥＡＤＹ信号ＯＲ，を監視している。ここで、信号
ＯＲ１はアドレスカウンタ１６が示す値ＲＣＴＲ０〜負
に対応したフラグ（フラグ群１４中のうちの１つ）の出
力状態を示し、信号ＯＲ，は同じ＜ ＲＣＴＲ０〜ｉの
値＋１に対応したフラグの出力状態を示している。
読出し装置側で１バイトデータの読出しを行なう場合、
ＯＲ，がアクティブになるとストローブ信号ＵＮＣＫ１
を生成し、 ＲＣ’Ｉ’Ｒ，〜ｌに対応するレジスタ１
１からデータを読出す。この時。
ＯＲ，がアクティブになるとストローブ信号ＵＮＣＫ１
を生成し、 ＲＣ’Ｉ’Ｒ，〜ｌに対応するレジスタ１
１からデータを読出す。この時。
１０−
１バイト読出しでは、常にデータはＤＯＬ、〜。に出力
させる。読出し装置側で２バイトデータを読出したい時
、ＯＲ，がアクティブになるとストローブ信号ＵＮＣＫ
、を生成し、ＲＣＴＲｏ〜ｉと。
させる。読出し装置側で２バイトデータを読出したい時
、ＯＲ，がアクティブになるとストローブ信号ＵＮＣＫ
、を生成し、ＲＣＴＲｏ〜ｉと。
その値＋１で示されるレジスタ位置に相当するレジスタ
２個より２バイト分のデータが読出される。ＲＣＴＲｏ
〜１はストローブ信号ＵＮＣＫ、にて＋１だけ更新、同
じくストローブ信号ＵＮｃＫ。
２個より２バイト分のデータが読出される。ＲＣＴＲｏ
〜１はストローブ信号ＵＮＣＫ、にて＋１だけ更新、同
じくストローブ信号ＵＮｃＫ。
にて＋２だけ更新され１次に読出すべきレジスタ位置と
モニタすべきフラグが指示される。
モニタすべきフラグが指示される。
以上説明の様に、：ｌ！込み装置側と耽出し装置側のコ
ントロールはフラグを接点圧して行なわれ、書込み装置
側と読出し装置側のアクセスが非同期であるにもかかわ
らず５回路的には一定のシーケンスか保たれる。尚１本
発明実施例においては、データ幅を最大２バイト幅とし
て述べてきたが、同様の手段にてＩＲ，（４バイト以上
空き）、ＯＲ，（４バイト以上書込み済み）等の信号も
容易に作ることが可能である。このことはデータバスを
共有して高速にアクセスするシステムに採用して顕著な
効果が現われることを示している。
ントロールはフラグを接点圧して行なわれ、書込み装置
側と読出し装置側のアクセスが非同期であるにもかかわ
らず５回路的には一定のシーケンスか保たれる。尚１本
発明実施例においては、データ幅を最大２バイト幅とし
て述べてきたが、同様の手段にてＩＲ，（４バイト以上
空き）、ＯＲ，（４バイト以上書込み済み）等の信号も
容易に作ることが可能である。このことはデータバスを
共有して高速にアクセスするシステムに採用して顕著な
効果が現われることを示している。
以上説明の如く本発明によれは以下に列挙する効果を有
する。
する。
（１）書込み装置側、読出し装置側のデータ幅を可変と
することが出来、本発明実施例では１バイト／２バイト
汎合で使われるインターフェースにおいて得られる効果
は太きい。又、４バイト幅とすることも可能であること
は上述したとおりである。
することが出来、本発明実施例では１バイト／２バイト
汎合で使われるインターフェースにおいて得られる効果
は太きい。又、４バイト幅とすることも可能であること
は上述したとおりである。
（２） 高速アクセスが実現できる。
（３１非同期アクセスにつきまとう、アクセス競合のた
めの回路が不要となり、ゲートアレイ化が容易となる。
めの回路が不要となり、ゲートアレイ化が容易となる。
（４）信頼性が向上する。
第１図は従来のＦＩＦＯメモリの構成例を示すブロック
図、第２図は本発明実施例を示すブロック図、第３図、
８４図は本発明実施例の動作を示すタイミングチャート
であり、それぞれ書込み装置側、読出し装置側における
動作タイミングを示す。 １１・・・レジスタ群、１４・・・フラグ群、１２゜１
３．１９．２０．２１．２２・・・セレクタ。 ＩＢ、１６・・・アドレスカウンタ、ＩＦ７，１Ｂ・・
・デコーダ。 出願人代理人 弁理士 鈴 江武 彦 １３− 第１図 Ｑ ０ 第３図 第４門
図、第２図は本発明実施例を示すブロック図、第３図、
８４図は本発明実施例の動作を示すタイミングチャート
であり、それぞれ書込み装置側、読出し装置側における
動作タイミングを示す。 １１・・・レジスタ群、１４・・・フラグ群、１２゜１
３．１９．２０．２１．２２・・・セレクタ。 ＩＢ、１６・・・アドレスカウンタ、ＩＦ７，１Ｂ・・
・デコーダ。 出願人代理人 弁理士 鈴 江武 彦 １３− 第１図 Ｑ ０ 第３図 第４門
Claims (1)
- 【特許請求の範囲】 データ交換（ＲＥＡＤ／ＷＲＩＴＥ）を行なう装置相互
間でバッファとして使用される複数のレジスタと、上記
各レジスタに対応して設けられ、対応するレジスタにデ
ータがＲＥＡＤ／ＷＲＩ ＴＥされた時に０Ｎ１０ＦＦ
するフリップフロップと、データを書込むべき上記レジ
スタの先頭位置を示すため。 データ書込みの都度、書込まれたバイト数分だけアドレ
スな更新する第１のアドレスカウンタと、データを読出
すべき上記レジスタの先頭位置を示すため、データ読出
しの都度、読出されたバイト数分だけアドレスを更新す
る第２のアドレスカウンタと、上記第１のアドレスカラ
ンタカ５示す値と書込みのバイト数を示す信号により、
対応するレジスタ及びフリップフロップを選択し、その
フリップフロップをＯＮする信号を生成するｓｌのデコ
ーダと、上記Ｉ８２のカウンタが示す値と読出しのバイ
ト数を示す信号により対応するレジスタ及びフリップフ
ロップを選択し、そのフリップフロップをＯＦＦする信
号を生成する第２のデコーダとを有することを特徴とす
るバッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180537A JPS6073730A (ja) | 1983-09-30 | 1983-09-30 | バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180537A JPS6073730A (ja) | 1983-09-30 | 1983-09-30 | バツフア制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073730A true JPS6073730A (ja) | 1985-04-25 |
Family
ID=16084996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180537A Pending JPS6073730A (ja) | 1983-09-30 | 1983-09-30 | バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224827A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | バツフア回路 |
| JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
| JP2007317066A (ja) * | 2006-05-29 | 2007-12-06 | Kawasaki Microelectronics Kk | データ転送回路 |
-
1983
- 1983-09-30 JP JP58180537A patent/JPS6073730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224827A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | バツフア回路 |
| JP2006323976A (ja) * | 2005-05-20 | 2006-11-30 | Nec Electronics Corp | インターフェース回路及び光ディスク装置 |
| JP2007317066A (ja) * | 2006-05-29 | 2007-12-06 | Kawasaki Microelectronics Kk | データ転送回路 |
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