JPH0195350A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 情報処理装置において、データバス幅が異なるデバイス
間のデータ転送制御方式に関し、バス幅の大きい方のデ
バイスのバス幅に対応させて、バッファで整列させるデ
ータ幅をグイナミソクに変換させることを目的とし、 バッファのデータ整列幅を記憶する整列幅レジスタと、
その整列幅レジスタ内のデータ整列幅とバス幅の大きい
方のデバイスからのバス幅信号とを比較するバッファフ
ルコントロールと’ｔｒ　備、ｔ、比較結果に不一致が
発生した場合は、バス幅信号にデータ整列幅を一致させ
る変更を行うように構成する。

〔産業上の利用分野〕

本発明は、情報処理装置のデータ転送制御方式に関し、
特に、データバス幅が異なるデバイス間のデータ転送制
御方式に関する。

〔従来の技術〕

情報処理装置において、データ転送を行う２つのデバイ
スのデータバス幅が異なることは珍しいことではない。

例えば、Ｉｌｏからメモリへ入出力する場合、Ｉｌｏが
８ビツトバス幅で、メモリが１６ビツトバス幅又は３２
ビツトバス幅であるという状況はしばしば起こる。この
ような場合、単純な回路構成としては、第６図に示すよ
うに、バス幅の小さいデバイスによって転送回数が規定
される。同図において、デバイスＡは３２ビツトのメモ
リであり、デバイスＢは８ビツトのＩｌｏであるが、３
２ビツトのデータを転送する場合、Ｉｌｏが８ビツトず
つ４回に分けてトランシーバへ出力するため、メモリは
それらを１回で入力できるバス幅を持っているにも拘ら
ず４回のデータ転送が必要となる。

この不都合を解決する方法として用いられるのが、第７
図に示すように、データ整列を行うバッファを中間に置
く方法である。第７図において、デバイスＢであるＩｌ
ｏはデバイスＡであるメモリを直接アクセスするのでは
なく、データ整列用バッファを通して行う。メモリライ
トの際には、８ビツトのＩｌｏはデータ整列用バッファ
に４回転送を行い、３２ビツトのデータが揃った時点で
バッファ内のデータをメモリに転送する。メモリリード
の際には、メモリから３２ビツトのデータをデータ整列
用バッファに格納し、その後バッファからＩ／、０に８
ビツトずつのデータ転送を４回行う。この方式によれば
、バス幅の大きいデバイス側は１回の転送で済み、空い
た時間は他のデバイスとの転送等に有効に使用できる。

〔発明が解決しようとする問題点〕

ところが、デバイスの中には、バス幅が途中のアドレス
で変更されるものがある。例えばメモリが内蔵メモリと
増設メモリとで形成される場合、内蔵メモリは３２ビツ
トで構成するとしても、増設メモリは１６ビツトの外部
バスに接続するので１６ビツトで構成したいことがある
。このようなデバイスに上記の方式を適用すると、バッ
ファで整列させるデータ幅を変更するか、転送を複数に
分けなければならない。

この解決方法としては、第８図に示すように、デバイス
からバスサイズ情報を受信してバッファとデバイスＡと
の転送を複数回に分けて行う方法がある。即ち、８ビツ
トのデバイスＢから＃１゜＃２．　＃３．　＃４又は＃
５．　＃６．　＃７．　＃８の４回ずつで送られて来た
データをバッファに格納しておいて、デバイスＡが３２
ビツト幅を報告すればバッファ内のデータを＃１．　＃
２．　＃３．　＃４に纏めて１回で転送し、１６ビツト
幅を報告すれば＃５．＃６及び＃７．＃８の２回ずつで
転送する。

しかし、デバイスＢの転送要求の時間間隔が短いと、１
６ビツトバスになって２回ずつに分けたとき、第９図に
示すように、バッファから２回目の転送中にデバイスＢ
から次の転送要求が出て、オーバーランが発生する確率
が高くなる。

本発明は、このような問題点に鑑みて創案されたもので
、バス幅の大きい方のデバイスのバス幅に対応させて、
バッファで整列させるデータ幅をダイナミックに変化さ
せるデータ転送制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明において、上記の問題点を解決するための手段は
、一方のバス幅が他方のバス幅の整数倍である２種類の
デバイスの間に、所要のデータ整列幅を有するバッファ
を有するバッファ部を配設し、バス幅の大きいデバイス
に対するデータ転送を一括整列するデータ転送制御方式
において、バッファのデータ整列幅を記憶する整列幅レ
ジスタと、その整列幅レジスタ内のデータ整列幅とバス
幅の大きい方のデバイスからのバス幅信号とを比較する
バッファフルコントロールとを備え、比較結果に不一致
が発生した場合は、バス幅信号にデータ整列幅を一致さ
せる変更を行うデータ転送制御方式によるものとする。

尚、通常はバッファ部に整列幅レジスタ及びバッファフ
ルコントロールを備え、ＤＭＡＣによりこれらを制御す
ると好適である。

〔作　用） 本発明では、バス幅の大きい方のデバイスからバス幅信
号を受け、バス幅に応じたデータ整列を行う。また、バ
ッファ部にデータ整列幅レジスタを設け、バス幅の大き
い方のデバイスとバッファとの間の転送時に、そのデバ
イスから報告されるバス幅信号とデータ整列幅とが一致
しているかをチエツクする。一致していれば、そのまま
１対１のデータ転送を行う。不一致の場合は、必要に応
じて複数回のデータ転送を行い、該デバイスのバス幅を
新しいデータ整列幅として整列幅レジスタに格納する。

相手方デバイスからの次のバッファアクセスからは、新
しいデータ整列幅に基づいてデバイスとの転送を行う。

〔実施例〕

以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明によるデータ転送制御方式の一実施例
を示す構成図である。第１図において、情報処理装置は
、３２ビット幅メモリｌと、１６ビツト幅メモリ２と、
８ビットＩ１０回路３と、それらのＤＭＡデータ転送を
制御するＤＭＡＣ４と、メモリｌ及び２とＩ１０回路３
との間に配設されたバッファ部５とで構成されている。

メモリ１及びメモリ２はデバイスＡを形成するもので、
両者のアドレスは連続している。Ｉ１０回路３はデバイ
スＢに相当し、ＤＭＡＣ４がらのコントロール信号によ
りデータの入出力を行う。

ＤＭＡＣ４は公知のＤＭＡコントローラで、メモリー−
バッファ間及びｌ１０−−バッファ間のデータ転送の制
御を行う。Ａ３１〜Ａｏｏはアドレスバスであり、Ｄ３
１〜Ｄｏｏはデータバス°である。

バッファ部５は、Ｉ１０回路のデータバスＤｏ７〜Ｄｏ
ｏとメモリのデータバスＤ３１〜Ｄｏｏとの間に介設さ
れていて、バッファ５１と、■１０アクセス′タイミン
グ制御部５２と、メモリアクセスタイミング制御部５３
と、データ整列幅レジスタ５４と、バッファカウンタ５
５と、バッファフルコントロール５６とを備えている。

バッファ５１は、データを一括整列するもので、８ビツ
トｘ　４　（ＯｐＯ，Ｏｐｌ、Ｏｐ２．Ｏｐ３　）で構
成されている。

Ｉ１０アクセスタイミング制御部５２は、Ｉ１０回路３
とバッファ５１間のデータ転送をタイミング制御し、メ
モリアクセスタイミング制御部５３は、メモリ１又は２
とバッファ５１との間のデータ転送をタイミング制御す
る。

データ整列幅レジスタ５４は、何バイトのデータを整列
させるかを示す値が格納される。

バッファカウンタ５５はアクセスすべきバッファ内のバ
イト位置を示し、Ｉ１０回路３のアクセス毎に１ビット
位置ずつ更新される。データ整列幅レジスタ５４が３２
ビット幅を示しているときは、ＯｐＯ→Ｏｐｌ→Ｏｐ２
→Ｏｐ３→ＯｐＯ→Ｏｐｌという具合に、４バイトの中
で、サイクリックに変化する。

データ整列幅レジスタ５４が１６ビツト幅を示すときは
、ＯｐＯ→Ｏｐｌ→ＯｐＯという具合に、２バイトの中
で変化する。

バッファフルコントロール５６は、データ整列幅レジス
タ５４で示されたバイト数に対応するデータをバッファ
５１に格納した（又は読取った）ことを検出して、ＤＭ
ＡＣ４に“バッファフル”信号を出力する。

メモリ１とメモリ２は、メモリ１の方が下位アドレスに
割付けられ、アドレスＸがらメモリ２が割付けられてい
るとし、ＤＭＡ転送はアドレスＡから開始され、アドレ
スＸを挟んで、アドレスＢまで行うとする。尚、Ｉ１０
回路３からのデータをメモリ１又は２にライトする方向
で説明する。

ＤＭＡＣ４に所定のパラメータがセットされ、Ｉ１０回
路３からの転送要求カマ発生すると、まずＤＭＡＣ４と
Ｉ１０回路３とバッファ５１に対して８ビツトデータを
バッファ５１に格納する指示が出され、データ整列幅レ
ジスタ５４にはデフォルトで３２ビット幅がセントされ
る。このときバッファカウンタ５６はＯｐＯを示してい
る。最初のデータはバッファ５１のＯｐＯに格納される
。続いて、Ｉ１０回路３の転送要求に応じて、Ｏｐｌ、
Ｏｐ２．Ｏｐ３へ順次データが格納され、その度合Ｉ１
０アクセスタイミング制御部５２からバッファカウンタ
５５へは、データが転送された旨の信号が送出され、そ
の間、バッファフルコントロール５６はデータ整列幅レ
ジスタ５４とバッファカウンタ５５の値の比較を行って
いて、Ｏｐ３にデータが格納された時点で、ＤＭＡＣ４
に対して“バッファフル”信号を送出する。

ＤＭＡＣ４は、該信号を受信するとメモリバスを獲得し
、アドレスを送出してバッファ５１とメモリ１間の転送
を行う。バッファ部５は、データ整列幅レジスタ５４に
３２ビツト幅がセントされているので、ＯｐＯからＯｐ
３までの３２ビツトデータをメモリｌに送出し、メモリ
１は、３２ビツト幅であるので、３２ビツトデータを受
は入れ、３２ビツト幅であることを示すバス幅信号をバ
ッファ部５とＤＭＡＣ４に報告する。ＤＭＡＣ４はアド
レスカウントを＋４だけ進めて、次回のＩｌｏからの転
送要求に備える。バッファ部５は“バッファフル”信号
をオフにして、バッファカウンタ５５をＯｐｏにもどす
。

さて、転送が進んでアドレスＸになったとき、データ整
列幅レジスタ５４は３２ビツト幅を示しており、Ｉ１０
回路３からのデータはＯｐＯがらＯｐ３まで格納されて
、ＤＭＡＣ４に“バッファフル”信号が送出される。Ｄ
ＭＡＣ４はメモリに対してアドレスＸからも３２ビツト
データを転送しようとし、バッファ部５からメモリに対
して３２ビツトのデータが送出されるが、アドレスＸは
メモリ２であるため、そのメモリ２は２バイトのデータ
のみ受取り、１６ビツト幅であることを示すバス幅信号
を送出する。このバス幅信号は、データ整列幅レジスタ
５４に格納されているパス幅と異なるため、ＤＭＡＣ４
はアドレスを＋２だけ更新し、メモリ２とバッファ５１
間の転送をもう一度行う。

バッファ部５は、データ整列幅レジスタ５４の値を１６
ビツト幅に変更し、バッファカウントをＯｐＯにもどす
。

引続き、Ｉ１０回路３からのデータ転送要求に応じて、
バッファ５１のＯｐＯ及びＯｐｌにデータが格納される
。このとき、データ整列幅レジスタ５４の値は１６ビツ
ト幅を示しているので、バッファ５１のＯｐｌにデータ
を格納した時点で、バッファフルコントロール５６はＤ
ＭＡＣ４に“バッファフル３信号を送出する。ＤＭＡＣ
４はメモリバスを獲得し、バッファ５１からメモリ２へ
の１６ビツトのデータ転送を指示する。

以降、メモリ２からのバス幅信号が１６ビツトを示して
いる間、同様の転送が行われる。

以下、上記実施例のデータ転送動作を、従来の技術例で
説明したと同様に、３２ビツト及び１６ビツトデータ幅
のメモリをデバイスＡ、８ビットデータ幅のＩｌｏをデ
バイスＢとし、３２ビツトまで整列可能なバッファとの
３者間のデータ転送を例として説明する。

今、第２図に示すように、３２ビツト幅のアドレス空間
に転送を行っているとする。バッファ内のデータ整列幅
レジスタには３２ビツト幅が格納されており、デバイス
Ａからのバス幅信号は３２ビツトを示している。このと
きは、４回のデバイスＢの転送に対して１回のデバイス
への転送が行われる。

さて、第３図に示すように、アドレスＸでデバイスＡの
バス幅が１６ビツトに減少したとする。

このとき、デバイスＡのバス幅信号は１６ビツトを示し
、バッファ内のデータ整列幅は３２ビツトを示している
ため、不一致が発生する。このときバッファ内には、既
に３２ビツトのデータが格納されているが、デバイスＡ
は１６ビツト分のデータしか受取らないため、アドレス
を＋２更新し、もう−度続けてデバイスＡをアクセスす
る。そして、データ整列幅レジスタを１６ビツト幅に変
更する。

次回のデバイスＢの転送からは、第４図に示すように、
２回のデバイスＢ転送につき１回のデバイスＡ転送を行
う。

第５図に示すように、アドレスＹ以後デバイスへのビッ
ト幅が１６ビツトから３２ビツトに変化したとすると、
デバイスＡに対して１６ビツトの転送を行っている時に
、デバイスＡから３２ビソト幅であることを示すバス幅
信号が報告される。

このとき、データ整列幅レジスタは１６ビント幅を示し
ているため不一致が発生するが、このときはデバイスＡ
のデータ幅の方が広いため、１回の転送でよい。次のデ
バイスＡの転送は、ロングワードの境界の関係上３２ビ
ツトの転送が行えないためもう一度１６ビントの転送を
行い、バッファ内のデータ整列幅レジスタの値を３２ビ
ット幅に変更する。次のデバイスＢの転送からは、第２
図に示すように、４回のデバイスＢ転送につき１回のデ
バイスＡ転送を行うことができる。

このように、本発明の実施例によれば、バス幅が途中の
アドレスから異なる場合に、１サイクルのみ複数のデー
タ転送が生じるだけで、後はバス幅に応じたデータの整
列が行われ、オーバーランの発生を防ぐことができ、デ
バイスのバス幅信号によってダイナミックに整列幅が変
化し、最適化され、プログラムにより整列幅を指定する
必要がなく、バス幅の異なるメモリに対しても連続的に
転送を行うことができる。

〔発明の効果〕

以上、説明したように、本発明によれば、バス幅の大き
い方のデバイスのバス幅に対応させて、バッファで整列
させるデータ幅をダイナミックに変化させるデータ転送
制御方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、 第２図〜第５図は実施例の動作の説明図、第６図〜第７
図は従来例の構成図、 第８図〜第９図は従来例の動作の説明図である。 １；３２ビット幅メモリ（デバイスＡ）、２；１６ビツ
ト幅メモリ（デバイスＡ）、３；８ビット幅Ｉ１０回路
（デバイスＢ）、４　；　ＤＭＡＣ。 ５；バッファ部、 ５１；バッファ、 ５２；Ｉ１０アクセスタイミング制御部、５３：メモリ
アクセスタイミング制御部、５４；データ整列幅レジス
タ、 ５５；バッファカウンタ、 ５６；バッファフルコントロール。 第１図 介セ１％　　　３２　ｂＬ／べｂＬｔ 不浴１］月の万１１了−実七θ１１の沈υ月図佑つ阿 杢発明の別な一大施ヤＩＩの雛朝図 第４図 ｆ７訃１　　　　　　ｌｂしｔ３２ 本発明の矛１／Ｊ−劣亮ν１の説明同

Claims (1)

1. 【特許請求の範囲】 一方のバス幅が他方のバス幅の整数倍である２種類のデ
   バイス（１、２と３）の間に、 所要のデータ整列幅を有するバッファ（５１）を有する
   バッファ部（５）を配設し、 バス幅の大きいデバイス（１又は２）に対するデータ転
   送を一括整列するデータ転送制御方式において、 バッファ（５１）のデータ整列幅を記憶する整列幅レジ
   スタ（５４）と、 その整列幅レジスタ（５４）内のデータ整列幅とバス幅
   の大きい方のデバイス（１又は２）からのバス幅信号と
   を比較するバッファフルコントロール（５６）とを備え
   、 比較結果に不一致が発生した場合は、バス幅信号にデー
   タ整列幅を一致させる変更を行うことを特徴とするデー
   タ転送制御方式。