JPS6010373A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数バイトで構成される語単位でアクセス可
能な記憶装置のメモリ制御方式に関する。

〔発明の技術的背景〕

一般に、語単位でアクセス可能な記憶装置において、−
語が複数バイトで構成され且つバイト単位の書込みを部
分書込みとして許すような構成をとるものでは、読み出
し、部分修正、再書込みの手順で記憶装置へのアクセス
が行なわれ、これら一連の動作をみかゆ上１サイクルと
して扱うことができるようにしである。この上プな従来
の記憶装置は、メモリアドレス、読み出し又は書込みデ
ータ及びアクセスモードの３種の情報で構成されるアク
セス情報により制御される。アクセスモードの情報の中
には読み出し書き込みの区別及びバイト情報が含まれて
おり、このバイト情報は、例えば−語が４バイトで構成
されるような場合、４ビツトで構成され、それぞれのビ
ットが前記どのバイトを有効にするかしないかを決めて
いた。

〔背景技術の問題点〕

上記のような、複数バイトで構成される語単位のアクセ
スが可能な記憶装置では、一般に、ブロック転送が行な
えるようなチャネルが記憶装置に接続されており、且つ
そのチャネルと入出力機器との間がバイト単位の転送を
行な５本・￥成を有して−・る。このような’ｔＪ成で
は、ブロック転送や単語又は単バイトアクセス等がラン
ダムに発生すると、記憶装置のアクセスバウンダリと転
送開始又は終了が一致しない場合が生じる。このような
場合の従来の対策としては、チャネル内のマイクロプロ
グラミング等でバウンダリが合致するように修正するか
、部分書き込みモードに展開するかの操作を行なうメモ
リ制御が行なわれていた。しかし、このような従来のメ
モリ制御方式では、アクセス要求元では、バイト情報の
設定が複雑で、チャネルハードウェア又はファームウェ
アが複雑になるという欠点があると共に、異ったメモリ
領域への連続ブロック転送を行なう場合に処理時間（オ
ーバーヘッド）が長くなる欠点があった。

〔発明の目的〕

本発明の目的は、上記の欠点に鑑み、バイト情報の設定
を簡単に行うことができるメモリ制御方式を提供するこ
とにある。

〔発明の概要〕

本発明は、複数バイトで構成される語単位でアクセス可
能な記憶部と、この記憶部のアドレス情報を保持するレ
ジスタと、記憶部からの読み出し結果を保持するレジス
タと、書き込み内容を保持するレジスタとを有する記憶
装置において、読み出し結果を保持するレジスタがらの
ｔｊ；Ｆ、み出しデータと新規の書き込みデータとのど
ちらかを選択して出力するセレクタと、アドレス情報保
持レジスタからのメモリアドレスに従って開閉し、セレ
クタからの出力を断続的に１き込みデータ保持レジスタ
に格納するゲートを設け、まず、新規の書き込みデータ
をセレクタ、ゲートを通して書き込み保持レジスタに格
納し、その後セレクタを記憶部の読み出し結果を保持す
るレジスタ側に切替え、アドレス情報の内容に従ってメ
モリデータを構成する新規書き込みと再書き込みの各バ
イト単位の分配設定が行なわれるように、ゲートを開閉
して再書き込みデータを書き込み保持レジスタに格納す
るメモリ制御方式を採用することにより、上記目的を達
成するものである。

〔発明の実施例〕

以下本発明のメモリ制御方式の一実施例を図面に従って
説明する。第１図は、本発明のメモリ制御方式を実現す
る記憶装侃内の制御回路の一例を示すブロック図である
。記憶部１からの読み出しデータ１００は読み出し結果
を保持するレジスタ２に一旦格納される。レジスタ２か
らの読み出しデータ１００は例えばＣＰＵに転送され、
また再書き込みデータとしてセレクタ３の一方に入力さ
れ、又セレクタ３の他方には例えばＣＰＵかもの新規な
古き込みデータ２００が入力されている。セレクタ３は
読み出しデータ１００か新規な書き込みデータ２００か
のどちらかを選択し、これをゲート４を介して書き込み
データ保持レジスタ５に格納する。

書き込みデータ保持レジスタ５からの書き込みデータ３
００は記憶部１に入力される。メモリアドレス４００は
アドレス１ａ報保持レジスタ６に格納され、このレジス
タ６からのメモリアドレス４００は記憶部１及びゲート
４に入力される。アクセスモード５００はアクセスモー
ドレジスタ７に格納される。

このレジスタ７からのアクセスモード５００はセレクタ
３及びゲート４に入力される。

第２図は上記の記憶部にアクセスするに必要なアクセス
情報の一例を示した図であり、各アクセス情報は、３２
ビツトのメモリアドレス４００．３２ビツトのデータ３
００及び３ビツトのアクセスモード５００から構成され
ている。第１表はアクセスモード５００を分類した表で
ある。

第１表 第２表は上記メモリアドレスとデータ書き込み情報の関
係を示したものである。

第２表 なお、表中斜近９で施した部分は新規書き込みデータで
發替られる部分を示し、白地の部分は記憶部１の記憶内
容（読み出しデータ１００そのままンを再書き込みする
部分を示している。

次に本実施例の動作について説明する。アクセスモード
５００がモード１０１で、書き込みで且つブロック転送
開始モードの場合、このアクセスモードを受けてセレク
タ３は新規書き込みデータ２００側に切替ると共にゲー
ト４は開放される。そこで、新規書き込みデータ２００
をセレクタ３、ゲート４を通して書き込みデータ保持レ
ジスタ５に格納する。これと同時に、メモリアドレス４
００をアドレス情報保持レジスタ６に格納する。次に、
アドレス情報保持レジスタ６からのメモリアドレス４０
０で指定したアドレスに従って記憶部工から１語読み出
し、この読み出しデータ１００を読み出しデータ保持レ
ジスタ２で保持する。すると、次にセレクタ３は読み出
しデータ１００＠に切替り、レジスタ２の読み出しデー
タ１００がゲート４を介して書き込みデータ保持レジス
タ５に入力される。この際、アドレス情報保持レジスタ
６のメモリアドレス４００に従って、第２表で示した如
（新規書き込みデータ２００と読み出しデータ（再書き
込みデータ）１００とが第２表の如（バイト単位で設定
されるようにゲート４が開閉される。最後に、書き込み
データ保持レジスタ５のデータ３００をレジスタ６のメ
モリアドレス４００で示された記憶部１のアドレスへ再
書き込みする。なお、アクセスモード５００のモード１
１０におけるブロック転送終了アクセスの場合も同様の
動作を行なう。

本実施例によれば、アクセスモード５００がブロック転
送開始モード（又はブロック転送終了モートンの時に、
既に、新規書き込みデータ２００を格納した書き込みデ
ータ保持レジスタ５に、メモリアドレス４００に従って
ゲート４を開閉しつつ読み出しデータ（再書き込みデー
タ）１００を入力することにより、メモリデータを第２
表に示す如（バイト単位で設定する制御方式を採用して
いるため、記憶装置のアクセスバウンダリと転送の開始
又は終了が一致しない場合、チャネル内のマイクロプロ
グラミング等でバウンダリが合致するように修正するか
、部分書き込みモードに展開する必要がなく、バイト情
報の設定を簡単に行うことができ、チャネルハードウェ
ア（又はファームウェア）を簡素化し且つオーバヘラ　
ドを短縮することができる。

〔発明の効果〕 以上記述した如（本発明のメモリ制御方式によれば、メ
モリデータ中の新規書き込みデータと再書き込みデータ
のバイト単位の分配が、再書き込みデータを書き込み保
持レジスタに格納する時に、アドレス情報のメモリアド
レス（バイトアドレスンに従って再書き込みデータを断
続することによって行なう方式により、バイト情報の設
定を簡単にしえる効果がある。

【図面の簡単な説明】

第１図は本発明のメモリ制御方式を適用した記憶装置内
の制御回路の一実施例を示したブロック図、第２図はア
ドレス情報の構成を示した図。 １・・・記憶部、２・・・読み出しデータ保持レジスタ
、３・・・セレクタ、４・・・ケート、 ５・・・書き込みデータ保持レジスタ、６・・・アドレ
スレジスタ（アドレス情報保持レジスタ）７・・・アク
セスモードレジスタ 代理人　弁理士　本　１）　崇

Claims (1)

【特許請求の範囲】
1. 複数バイトで４４成される語単位でアクセス可能な記憶
   部と、この記憶部のメモリアドレスを指定するアドレス
   レジスタと、記憶部からの読み出しデータを保持する読
   み出しデータ保持レジスタと、記憶部への書き込みデー
   タを保持する書き込みデータ保持レジスタとを有する記
   憶装置において、上記アドレスレジスタのメモリアドレ
   ス（バイトアドレスラに基づいて開閉制御されるゲート
   を設け、上記読み出しデータ保持レジスタからの再書き
   込みデータ（読出しデータ）を上記ゲートを介して舎き
   込みデータ保持レジスタに入力するようにし、メモリア
   ドレスに従って上記ゲートを開閉して４４４’き込みデ
   ータを断続しつつ書き込み保持レジスタに入力すること
   によって書き込みデータ中の新規書き込みデータと再書
   き込みデータのバイト単位の設定を行なうことを特徴と
   するメモリ制御方式。