JPS5831431A - インタ−フエ−ス回路 - Google Patents

インタ−フエ−ス回路

Info

Publication number
JPS5831431A
JPS5831431A JP57112602A JP11260282A JPS5831431A JP S5831431 A JPS5831431 A JP S5831431A JP 57112602 A JP57112602 A JP 57112602A JP 11260282 A JP11260282 A JP 11260282A JP S5831431 A JPS5831431 A JP S5831431A
Authority
JP
Japan
Prior art keywords
keyboard
data
line
clock
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57112602A
Other languages
English (en)
Other versions
JPS6055858B2 (ja
Inventor
ルイス・シ−・エツゲブレヒト
ジエサス・エイ・サエンツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5831431A publication Critical patent/JPS5831431A/ja
Publication of JPS6055858B2 publication Critical patent/JPS6055858B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
    • G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Input From Keyboards Or The Like (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、キーボードとデータ処理装置との間の両方向
通信を制御するインターフェース回路に係り、特にイン
ターフェ−ス回路とキーボードとの間に２本のワイヤー
を使用するのみでかかる通信を可能にする自己ペース・
インターフェース回路に関する。
従来、キーボード・エントリー制御回路すなわちインタ
ーフェース回路が知られているが、これらは非常に複雑
であり、キーボードとインターフェース・回路の間に２
本よシ多くのワイヤーを必要とする。すなわち、クロッ
ク及びデータ信号を担持する２本のワイヤーに加えて、
キーボード及び中央処理装置の状況を示す状況線を必要
とする。
従来のキーボード・エントリー制御回路及びインターフ
ェース回路は米国特許第３５０１４．７９号、第３５３
３０７８号、第４０３８６４０号、第４０４４３９８号
、第４１２６８９８号及び第４１７０７６８号に開示さ
れている。
本発明の目的は、従来のように複雑なキーボード・イン
ターフ二′−ス回路を設ける必要をなくし、インターフ
ェース回路とキーボードとの間に２本のワイヤーのみを
設ければよくすることにある。
本発明の特徴は次の通りである。
（１）　　キーボード・データ速度及びクロック動作が
特定のクロック周波数、拘束されることなく、（＝任意
の速度でデータを送ることができる。
（２）必要とされる唯一の時間関係はキーボードＡクロ
ックの立上シ縁部に関連して必要とされる準備及び保持
時間である。このような関係はマイクロコードで容易に
実施できる。
（３）　　データ処理システムの中央処理装置（ＣＰＵ
）とキーボードとの間の両方向通信をサポートできる。
（４）完全初期接続及び同期動作。
（５）従来のインターフェース回路に比較して構成要素
数が少ない。
キーボードとインターフェース回路とを接続する２本の
線に２つの電圧レベルのうちの一方又は他方が存在する
と、キーボード・データの伝送及びキーボードのリセッ
トを制御する動作が行なわれる。
以下、添付図面を参照して本発明の実施例について説明
する。
第１図はいわゆるパーソナル・コンピュータのようなデ
ータ・プロセッサすなわち小型コンピュータを示、すブ
ロック図である。この図において、アドレス、データ及
び制御線を含む３状態システム母線１′０は、コンピュ
ータの基本構成要素間においてアドレス、データ及び制
御信号の必要な転送を行なうために上記基本構成要素を
相互接続する。基本構成要素には、例えば１、中央処理
装置（ＣＰＵ）１２、例えば８ＫＸ８の動的ランダム・
アクセス・メモリ（ＲＡＭ）１４、複数チャネル・プロ
グラマブル直接メモリ・アクセ、ス（ＤＭＡ　）制御装
置１６、割込制御装置１８、読取専用記憶１ｔ（ＲＯ８
）２０、ＤＩ／ＤＯ２２、表示装置アダプタ２４、ディ
スク・アダプタ２６及びキーボード・インターフェース
回路２８が含まれる。
陰極線管表示装置６０はケーブル３２を介して表示装置
アダプタ２４に接続される。一対のディスケット駆動装
置３４及び３６はケーブル３８によってディスク・アダ
プタ２６に接続される。キーボード４０はケーブル４２
によってキーボード・インターフェース２８に接続され
る。
ＣＰＵ１２は、例えばカリフォルニア州すンタクララの
Ｉｎｔｅｌ　　Ｃｏｒｐｏｒａｔｉｏｎ　　から発行さ
れているーＴｈｅ　　８　ｏ８６　　Ｆａｍｉ　ｌｙ　
　Ｕ、ｓｅｒ’ａＭａｎｕａｌ、０ｃｔｏｂｅｒ　　、
１９７９　”に完全に開示されている　Ｉｎｔｅｌ　　
ｍ１ｃｒｏｐｒｏｃｅｓｓｏｒ　　８’　　　。
０８８により構成される。ＤＭＡ制御装置は、例えば、
これも上記　Ｉｎｔｅｌ　　Ｃｏｒｐｏｒａｔｉｏｎの
刊行物に完全に開示されている　Ｉｎｔｅｌ　　８２３
７高性能プログラマブルＤＭＡ制御装置によυ構成され
る。ＲＡＭ１４は例えばＴＩ’４１１６のような一般的
な動的メモリによシ構成される。割込制御装置１′Ｂは
、例えば　Ｉ’ｎｔｅｌ　　８２５９チツプによって構
成される。ＲＯ８２，０は、例えばＭｏ５ｔｅｋのＭＫ
３６００のような一般的表読取専用装置によって構成さ
れる。ＤＩ／ＤＯ２２は例えば　Ｉｎｔｅｌ　　８２５
５Ａ汎用プログラマブル周辺インターフェース・チップ
のようなディジタ　。
ル入力／ディジタル出力インターフェースによシ構成さ
れる。
キーボード・インターフェース回路２８の具体例すｋわ
ち本発明の実施例が第２図に示されている。
キーボード４０は種々のキー位置で特定される８個の直
タリデータ・ビットからなる走査コードを送出す、るプ
ログラマブル自己走査直列化キーボードである。走査コ
ードはスタート・ビットを含み、各直ｔｔ＋走食コード
はスタート・ビットが先頭にくる９ビツト・フレーム中
に含まれる。キーボード４０は例えば容量性マトリクス
型とすることができ、また８３個のキー位置を有するこ
とができる。
キーボード４０は、例えば　Ｉｎｔｅｌ　　８０４８の
よう力それ自身のマイクロプロセッサを含み、り′ロッ
ク出力線ＯＣ１クロック感知ｒＩＳＣ、データ出力＃！
ｏ　Ｄ、データ感知線ＳＤを有する。さらに各キーはメ
ーク／ブレーク及び連続動作を行なうことができる。キ
ーボードは、キーボード・インターフェース回路２８の
だめのプロトコルをサポートする自己走査ロジック及び
イ、ンターフェース制御装置を含む。
キーボード４０自体は本発明の一部をなすものでないの
でここでは詳細に説明しない。キーボードの構成及び回
路は、米国特許第３７８６４９７号、第３９２１１６７
号及び第４１１８６１１号を参照されたい。
一般に、キーボード・インターフェース回路２８は、自
己歩進すなわちそれ自身のクロックに基づいて動作する
。換言すると、キーボード・インターフェース回路２８
はコンピュータすなわちデータ処理装置の他のあらゆる
クロック速度と完全に独立にキーボード・クロック及び
データを発生する。システム母線がパワー・アップに応
じてキーボードにリセット指令を送るか又はインターフ
ェース回路が前の走査コード・フレームを処理しなかっ
たとき、キーボードはその制御ロジックがデータを伝送
するのを禁止される。完全な走査コート・フレームがイ
ンターフェース回路中に記憶されていれば、ラッチが割
込制御装置全弁してＣＰＵに割込要求信号ＩＲを送出す
る。割込要求が認められデータがＣＰ・Ｕに転送される
とき、ラッチはクリアすなわちリセットされ、別の走査
コードがインターフェース回路に伝送可能なことをデー
タ線を介してキーボードに知らせる。データ伝送、クロ
ック動作及び状況感知のす４てを行なうために゛インタ
ーフェース回路と′キーボードとを接７　　続する。ケ
ーブルには２本の線しか必要でない。
次に、第２図を参照してよシ詳細に説明する。
クロック感知線５０は接続点５４においてキーボード・
クロック出力線５２に接続され、オープン、コレクタ・
ゲ゛−ト（例えば　’ｌ’ｅｚａｓＩｎｓｔｒｕｍｅｎ
ｔｓ　　’社発行の＠Ｔｈｅ　　ＴＴＬ　　ＤａｔａＢ
ｏｏｋ”第２版、１９７６年に示されている５Ｎ７４’
０７）は、一端がキーボード制御ロジックに接続された
クロック出力線５１の他端と接続点５４との間に接続さ
れている。更に、キーボード・データ感知線５７は接続
点６０においてデータ出力線５８に接続され、別のオー
プン・コレクタ（ＯＣ）ゲート６１は、一端がキーボー
ド制御ロジックに接続パ軌たデータ出力線５９の他端と
接続点６０との間に接続ｉｎている。クロック線５２及
びデータ線５８のみを含むケーブル４２はキーボード４
０をキーボード・インターフェース回路２８に接続する
。インターフェース回路２８は、それ自身、４本のワイ
ヤー、すなわちキーボード・クロック及びデータ線、並
びに＋５ボルト（＋５Ｖ）及び接ＩｔＩ！（ＧＮＤ）す
なわち零ボルト線を必要とするのみである。
インターフェース回路−２８は、キーボード４０からデ
ータ線５８を介して直９Ｊ走査コード・フレームを受け
る直列入力端子６６及びクロック端子６４を有する直列
−並列シフトレジスタ（例えば７４ＬＳ２９９）エンコ
ーダ６２を含む、エンコーダ６２は、９個の段と、これ
に対応する８本のデータ出力線Ａ、　Ｂ、　Ｃ５ＤＳＥ
、　ＦＳＧＳＨ及びスタート線ｈ’（ｉ−有する。段ｈ
′は最上位段であシ、段Ａは最下位段゛である。最上位
段出力線りはＤ重縁部トリガ・ラッチ６８のＤ入力端子
に接□続されている。クロック線５２はラッチ６８のク
ロック端子ＣＬＫに接続されている。ラッチ６８のＱす
なわちセット出力端子はシステム母線１゜に接続され、
割込制御装置１８を介してＣＰＵ１２に割込要求信号Ｉ
Ｒ’（ｚ送出する。ラッチ６８のＱすなわちリセット出
力線は別のオーブン・コレクタ・ゲート（ＱＣ）ゲー）
７　Ｄｉ介してキーボード・データ線５８に接続されて
いる。ラッチ６８のクリアすなわちリセット端子もまた
システム母線１０に接続され、割込要求が認められ且つ
エフ’：Ｉ−ダ６２から８個の並タリデータ・ビットが
ＤＩ　／ＤＯ２２を介してＣＰＵのレジスタに伝送され
るとＣＰＵからクリアすなわちリセット信号を受ける。
ＯＣゲート５６．６１及び７ｏは、閉成されたときに、
それらの出力が接続されている線、を接地電位すなわち
零電圧にするように惜能的に切換えられる。換言すると
、ゲート入力が°′　１″すなわち高レベルだと、ゲー
ト出方は“１″すな−ゎち高レベル（５ｖ）である。
次に、キーボード・インターフェース回ＶＩｂ２８の動
作すなわちプロトコルについて第２図及ヒ第３図を参照
して説明する。まず、クロック線５２及びデータ線５８
に＋５ボルトが印加されているものとするっ線に＋５ボ
ルトの電圧が加えられていることを線が高どベル状態に
あるというものとし、線の電圧が０ボルトすなわち接地
電位のとき線が低レベル状態にあるというものとする。
゛キーボード４０のキーが押されると、クロック出力信
号ＯＣ及びデータ出力信号ＯＤが発生される。当初、キ
ーボードはそのクロック出力信号を１”にセットする。
しかる後に、キーボードはクロック線５２が高レベル状
態か低レベル状態かを感知するためにクロック感知線５
０を介してり　　、ロック線５２の状態を感知する。ク
ロック線５２カ低レベル状態であればシステムはＤ■／
ＤＯ２２からリセット線７２に接地信号Ｒ８Ｔ（プログ
ラム可能）を与えることによシリセットを実行するよう
にキーボード４０に要求する。この状態はパワー・アッ
プに応じて生じ、キーボードにそのすべての回路をリセ
ットさせる。しかし、キーボード４０はクロック線５２
の高レベル状態を感知すると、データ線５８を高レベル
状態にしようとする。
キーボード４ｏは、データ感知線５７を介してデータ線
５８の状態を試験すなわち感知する。データ線５８が低
レベル状態にあると、コンピュータすなわちデータ処理
装置はインターフェース回路２８に送出された前の走査
コードを処理せず、ラッチ６８の互出力は依然として低
レベルすなわち゛。
０″である。したがってキーボード４ｏは抑制されデー
タ線５８が＠１＃すなわち高レベルになるのを待つ。デ
ータ線５８が高レベルになると、キーボード４０は該キ
ーボードの特定のキーを示す走査コードを示す８１向の
直りＵデータ・ビット及びその前に位置するスタート・
ビットから成る９ピント・フレームを線５８を升して盗
出する。
第３図に示されているように、スタート及び８個のデニ
タ・ビットはキーボード・クロック出力ＯＣの制御の下
に９段エンコーダ６２にシフトされる。（第３図中、Ｓ
Ｂはスタート・ビットをボす。）クロック出カｏｃＦｉ
ｉ期的である必要はなく、データ・ビットはクロック出
力ＯＣに追従する。したがって、インターフェース回路
２８はシステム中のいかなるクロック周波数にも拘束さ
れず、キーボード４０ばよって：動作のペースが決めら
れる。データ線５８を介して走査コード・フレームを伝
送する間、インターフェー゛１回路２８はキーボード４
０の制御の下に動作しζラッチ６８はクリアすなわちリ
セット状態にあってζ出力が高レベルであり、データ線
５８も高レベルである。
走査コード・フレームの９ビツトすべてがエンコーダ６
２中にシフトされてしまうと、最上位段のスタート・ビ
ットがクロック出力ＯＣによって刻時されてランチ６８
のＤ入力に与えられる。これによりラッチ６８がセット
され、Ｑ出力が高レベルとなってシステム母線に割込要
求信号ＩＲが送られ、ζ出力が低レベルとなり、従って
データ線５８が接地電位と゛なる。キーボード４０はデ
ータ感知線５７によってデータ線−５８の低レベル状態
を感知するので、さらにデータを伝送することが禁止さ
れる。しかし、割込要求が認められ、工ンコーダ６２か
らＤＩ／・ＤＯ２２ｉ介してシステム母＃ｊ１０に並列
に８個のデータ・ビットが伝送された後、ＣＰＵからラ
ッチ６８のクリア端子ＣＬＲにクリア信号が印加され、
ランチ６８がクリアすなわちリセットされ、負出力が高
レベルとなり、データ線５８が高レベル状態に復帰する
ことが可能となる。この高レベル状態はキーボード感知
データ線５７によって感知され、次の定食コード・フレ
ームがインターフェース回路２８に伝送されることが可
能となる。
【図面の簡単な説明】
第１図は本発明によるインターフェース回路が組込まれ
たデータ処理装置の一例を示すブロック図、第２図は本
発明によるインターフェース回路の具体例を示す論理ブ
ロック図、第３図は第２図に示されたインターフェース
回路の動作のタイミング図である。 １０・・・・システム母線、２８・・・・キーボード・
インターフェース回路、４０・・・・キーボード、５２
・・・・クロック線、５８・・・・データ線、６２・・
・・エンコーダ、６８・・・・ラッチ 出ａ　人　インタ〒カシゴ九ル・ビジ木ス・マシーンズ
・コーポレーション代理人　弁理士　　山　　　本　　
　仁　　　朗（外１名）

Claims (1)

  1. 【特許請求の範囲】 中央処理装置、配憶装置及び自己走査直列キーボードの
    間でアドレス、データ及び制御信号を転送するシステム
    母線を含み、前記キーボードが、キーボード・クロック
    出力信号を伝送するクロック線と、キー位置を示す所定
    数の直りＩ」データ・ビットが次に続くスタート・ビッ
    トが先頭位置にくるフレーム中で直タリ走査出力コード
    を伝送するデータ線とを有するデータ処理装置において
    、前記母線と前記キーボードとの間において両方向通信
    を行なうインターフェース回路であって、前記キーボー
    ドのクロック線に接続されたクロック端子と、前記キー
    ボードのデータ線に接続された直列データ入力端子と、
    前記母線に接続される前記直タリデータ・ビットの数と
    等しい数の並列出力データ線と、前記フレーム中のビッ
    トの数と同じ数の段と、最上位段に接続された制御線と
    を有し、前記クロック信号の制御の下に前記スタート・
    ビット及び前記所定数の直列データ・ビットを並９］１
    に記憶したときに前記制御線に制御信号を発生する直列
    −並夕１１シフトレジスタ・エンコーダと、 前記母線に中央処理装置Ｗｌｌ込信号を印加し且つ前記
    キーボードによるデータ・ビットの伝送が更に行なわれ
    るのを禁止する抑制信号を前記データ線に印加するため
    に前記キーボード・クロック出力信号及び前記制御信号
    に応答し、前記データ・ビットが前記エンコーダから前
    記母線に転送されたときに、前記キーボードから前記エ
    ンコーダに別の走査コード・フレームの伝送を可能にす
    るために前記データ線から前記抑制信号を除去するよう
    に前記中央処理装置からのクリア信号に応答する制御回
    路と、 を具備するインターフェース回路。
JP57112602A 1981-08-12 1982-07-01 インタ−フエ−ス回路 Expired JPS6055858B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US292070 1981-08-12
US06/292,070 US4460957A (en) 1981-08-12 1981-08-12 Self-pacing serial keyboard interface for data processing system

Publications (2)

Publication Number Publication Date
JPS5831431A true JPS5831431A (ja) 1983-02-24
JPS6055858B2 JPS6055858B2 (ja) 1985-12-06

Family

ID=23123063

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57112602A Expired JPS6055858B2 (ja) 1981-08-12 1982-07-01 インタ−フエ−ス回路

Country Status (8)

Country Link
US (1) US4460957A (ja)
EP (1) EP0071747B1 (ja)
JP (1) JPS6055858B2 (ja)
DE (1) DE3267005D1 (ja)
GB (1) GB2104757A (ja)
HK (1) HK32189A (ja)
MY (1) MY103253A (ja)
SG (1) SG97887G (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165125A (ja) * 1983-03-11 1984-09-18 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン キ−ボ−ド・インタフエ−ス・システム
JPS60126724A (ja) * 1983-05-07 1985-07-06 テクトロニツクス・インコーポレイテツド インターフエース回路
JPS60258627A (ja) * 1984-06-04 1985-12-20 Omron Tateisi Electronics Co マイクロコンピユ−タ装置
JPS6258321A (ja) * 1985-09-07 1987-03-14 Matsushita Electric Ind Co Ltd キーマトリクスによるデータ変換装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5941033A (ja) * 1982-08-31 1984-03-07 Sharp Corp 電子式計算機装置
JPS59123336A (ja) * 1982-12-28 1984-07-17 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 直列キ−ボ−ド・インタフエ−ス・システム
EP0114998B1 (en) * 1982-12-28 1989-06-07 International Business Machines Corporation Serial keyboard interface system
US4639891A (en) * 1983-11-14 1987-01-27 Digital Equipment Corporation Signals path control circuitry for a data terminal
JPS60143989A (ja) * 1983-12-29 1985-07-30 Canon Inc 印字制御方式
US4616327A (en) * 1984-01-13 1986-10-07 Computer Humor Systems, Pty, Ltd Personalized graphics and text materials, apparatus and method for producing the same
JPH0746308B2 (ja) * 1985-07-24 1995-05-17 株式会社日立製作所 表示制御装置およびマイクロコンピュータ・システム
US5056041A (en) * 1986-12-31 1991-10-08 Texas Instruments Incorporated Data processing apparatus with improved bit masking capability
US5185859A (en) * 1985-10-22 1993-02-09 Texas Instruments Incorporated Graphics processor, a graphics computer system, and a process of masking selected bits
KR910002740B1 (ko) * 1986-02-22 1991-05-03 린나이 가부시기가이샤 연소제어장치
JPS6330748U (ja) * 1986-08-06 1988-02-29
JPS6437612A (en) * 1987-08-02 1989-02-08 Canon Kk Information processor
US5036472A (en) * 1988-12-08 1991-07-30 Hallmark Cards, Inc. Computer controlled machine for vending personalized products or the like
US5993048A (en) * 1988-12-08 1999-11-30 Hallmark Cards, Incorporated Personalized greeting card system
US5561604A (en) * 1988-12-08 1996-10-01 Hallmark Cards, Incorporated Computer controlled system for vending personalized products
US5146584A (en) * 1989-02-27 1992-09-08 Data General Corporation Keyboard interface system allowing a synchronous keyboard to communicate with a host processor asynchronously by manipulating the keyboard clock's state
US5136694A (en) * 1989-04-07 1992-08-04 Zenith Data Systems Corporation Method and apparatus facilitating communication between two keyboards and a single processor
US5056057A (en) * 1989-05-03 1991-10-08 Compaq Computer Corporation Keyboard interface for use in computers incorporating terminate-and-stay-resident programs
US5146567A (en) * 1989-08-22 1992-09-08 Acer Incorporated Keyboard interface
US5559714A (en) * 1990-10-22 1996-09-24 Hallmark Cards, Incorporated Method and apparatus for display sequencing personalized social occasion products
US5546316A (en) * 1990-10-22 1996-08-13 Hallmark Cards, Incorporated Computer controlled system for vending personalized products
CA2094295C (en) * 1990-11-09 1998-05-19 Charles F. Raasch Protected hot key function for microprocessor-based computer system
US5222228A (en) * 1990-12-14 1993-06-22 Cybex Corporation Character and signal generator for detecting keyboard disconnected condition generated by an interrupted booting process and generating signal indicating that keyboard is now coupled thereto
JPH07111670B2 (ja) * 1991-03-12 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション コントローラ、通信インターフェース、およびデータ伝送を制御する方法
DE4138300A1 (de) * 1991-11-21 1993-05-27 Silitek Corp Datenverarbeitungsverfahren
US5726898A (en) * 1994-09-01 1998-03-10 American Greetings Corporation Method and apparatus for storing and selectively retrieving and delivering product data based on embedded expert judgements
US5550746A (en) * 1994-12-05 1996-08-27 American Greetings Corporation Method and apparatus for storing and selectively retrieving product data by correlating customer selection criteria with optimum product designs based on embedded expert judgments
US5768142A (en) * 1995-05-31 1998-06-16 American Greetings Corporation Method and apparatus for storing and selectively retrieving product data based on embedded expert suitability ratings
US5875110A (en) * 1995-06-07 1999-02-23 American Greetings Corporation Method and system for vending products
US6742027B1 (en) * 1999-02-24 2004-05-25 International Business Machines Corporation Data processing system and method for permitting a server to remotely disable a client computer system's input device
KR100640822B1 (ko) * 2005-11-22 2006-11-02 엘지전자 주식회사 글래스 터치 방식의 키 입력장치
US7446676B2 (en) * 2005-12-28 2008-11-04 Broadcom Corporation Self-scan programmable keypad interface

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3501749A (en) * 1967-08-29 1970-03-17 Gen Electric Multiplexing means for receiving information from one or more sources and storing it in a cyclic memory device
US3980994A (en) * 1975-02-27 1976-09-14 Atex, Incorporated Text editing and display system having text insert capability
US4126898A (en) * 1977-01-19 1978-11-21 Hewlett-Packard Company Programmable calculator including terminal control means
DE2744111A1 (de) * 1977-09-30 1979-04-05 Siemens Ag Schaltungsanordnung zur eingabe von unterbrechungsbefehlen und ausgabe von unterbrechungsbestaetigungen fuer computer-systeme
US4386410A (en) * 1981-02-23 1983-05-31 Texas Instruments Incorporated Display controller for multiple scrolling regions

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165125A (ja) * 1983-03-11 1984-09-18 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン キ−ボ−ド・インタフエ−ス・システム
JPH0312728B2 (ja) * 1983-03-11 1991-02-20 Intaanashonaru Bijinesu Mashiinzu Corp
JPS60126724A (ja) * 1983-05-07 1985-07-06 テクトロニツクス・インコーポレイテツド インターフエース回路
JPH0131221B2 (ja) * 1983-05-07 1989-06-23 Tektronix Inc
JPS60258627A (ja) * 1984-06-04 1985-12-20 Omron Tateisi Electronics Co マイクロコンピユ−タ装置
JPS6258321A (ja) * 1985-09-07 1987-03-14 Matsushita Electric Ind Co Ltd キーマトリクスによるデータ変換装置

Also Published As

Publication number Publication date
EP0071747B1 (en) 1985-10-23
EP0071747A1 (en) 1983-02-16
GB2104757A (en) 1983-03-09
SG97887G (en) 1988-09-23
MY103253A (en) 1993-05-29
JPS6055858B2 (ja) 1985-12-06
HK32189A (en) 1989-04-28
DE3267005D1 (en) 1985-11-28
US4460957A (en) 1984-07-17

Similar Documents

Publication Publication Date Title
JPS5831431A (ja) インタ−フエ−ス回路
EP0120889B1 (en) Direct memory access peripheral unit controller
US4807282A (en) Programmable P/C compatible communications card
US5359717A (en) Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface
JPH07302240A (ja) コンピュータシステムおよびｉｓａ型サブバスを集積プロセッサの外部に導出させるための方法
US6463483B1 (en) Low latency input-output interface
US5301300A (en) Floppy disk drive controller with improved density select
JPS648384B2 (ja)
US4330842A (en) Valid memory address pin elimination
JPS63231665A (ja) バス有効利用方式
KR0154486B1 (ko) 고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로
JP2780406B2 (ja) 初期設定制御方式
KR910008420B1 (ko) 중앙처리장치와 주변입출력장치와의 인터페이스 회로
JP2563807B2 (ja) ダイレクトメモリアクセス制御回路
EP0456419A2 (en) Apparatus for driving a plurality of data output lines
KR0176674B1 (ko) Cpu의 주변장치로의 데이타전송 제어방법 및 제어장치
JPS5926415Y2 (ja) ディジタルインタ−フエイス回路
US6370595B1 (en) Method of addressing a plurality of addressable units by a single address word
JPH11338818A (ja) データ転送方法及び装置
JPH01126756A (ja) バスインターフェース回路
JPS622337A (ja) メモリ拡張方式
JPS61267852A (ja) デ−タ・バス変換方式
JPH0936930A (ja) 通信制御回路
JPS62245356A (ja) デ−タ転送方式
JPS60262260A (ja) 直接記憶アクセス・アドレス拡張方式