JPS60262260A - 直接記憶アクセス・アドレス拡張方式 - Google Patents
直接記憶アクセス・アドレス拡張方式Info
- Publication number
- JPS60262260A JPS60262260A JP11710284A JP11710284A JPS60262260A JP S60262260 A JPS60262260 A JP S60262260A JP 11710284 A JP11710284 A JP 11710284A JP 11710284 A JP11710284 A JP 11710284A JP S60262260 A JPS60262260 A JP S60262260A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- address
- controller
- bits
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−にの利用分野〕
本発明は各種の制御装置に使用される直接記憶アクセス
（以下ＤＭＡと省略する） ・アドレス拡張方式に関す
るものである。
（以下ＤＭＡと省略する） ・アドレス拡張方式に関す
るものである。
集積回路素子（以下ＬＳＩ と省略する）の集積度が向
トするにつれて、さまざまな機能の入ったＬＳＩが発売
されている。
トするにつれて、さまざまな機能の入ったＬＳＩが発売
されている。
この様な半導体製品の進歩に対して、例えば通信機器の
制御用又は信号処理用としてマイクロ・プロセッサ、（
以下ＭＰＵと省略する）等のＬＳＩを使用して、比較的
簡単な回路構成で複雑な処理を行っている。
制御用又は信号処理用としてマイクロ・プロセッサ、（
以下ＭＰＵと省略する）等のＬＳＩを使用して、比較的
簡単な回路構成で複雑な処理を行っている。
そして、この処理は通信システムの性能向上に伴って、
より多量のデータをより高速に処理することが要望され
ている。
より多量のデータをより高速に処理することが要望され
ている。
前記の様に、多量のデータを高速処理させる為にはデー
タを並列処理すると共に、データの転送も高速に行わな
ければならない。
タを並列処理すると共に、データの転送も高速に行わな
ければならない。
データの処理速度は例えば８ビツトのＭＰＵを１６ビツ
トの肝υに変更する事により、データを８ビツトから１
６ビツトで処理する事ができるので処理速度が向上する
。
トの肝υに変更する事により、データを８ビツトから１
６ビツトで処理する事ができるので処理速度が向上する
。
一方、データ転送速度はＤＭＡ方式を採用する事により
向上する。即ち、ＤＭＡ方式はデータを転送する際に、
予めＭＰＵがバイト数（転送データ量）とメモリ転送先
アドレスをＤＭＡコントローラにセソトする事により、
設定されたデータ量だけＭＰＵに無関係に転送できるの
で高速転送が可能となる。
向上する。即ち、ＤＭＡ方式はデータを転送する際に、
予めＭＰＵがバイト数（転送データ量）とメモリ転送先
アドレスをＤＭＡコントローラにセソトする事により、
設定されたデータ量だけＭＰＵに無関係に転送できるの
で高速転送が可能となる。
尚、例えば８ビツトのＭＰＩＪ ｔ−１６ビソトＩ’ｌ
ＰＵに変更する事により、アドレスが１６ピントから２
０ビツトに、メモリ空間が６４にバイトから１Ｍバイト
に広がる様なアーキテクチャの１６ビツトＭＰＩＪを使
用する為には、これに対応するＤＭＡコントローラが必
要となる。
ＰＵに変更する事により、アドレスが１６ピントから２
０ビツトに、メモリ空間が６４にバイトから１Ｍバイト
に広がる様なアーキテクチャの１６ビツトＭＰＩＪを使
用する為には、これに対応するＤＭＡコントローラが必
要となる。
しかし、上記アーキテクチャのしＳＩ化されたＤＭ開八
ントローラは８ビツトＭＰＩＩのものしかないので、Ｌ
ＳＩ化されたものを使用する事は不可能である。そこで
、１６ビツトＭＰｔｌ用ＤＭＡコントローラを個別部品
で構成した場合、構成要素であるレジスタ、アドレス用
とバイト敷用カウツク及び制御部等を作る為に２０〜３
０個のＬＳＩが必要となるので、ＤＭＡコントローラの
信頼度が低下する。
ントローラは８ビツトＭＰＩＩのものしかないので、Ｌ
ＳＩ化されたものを使用する事は不可能である。そこで
、１６ビツトＭＰｔｌ用ＤＭＡコントローラを個別部品
で構成した場合、構成要素であるレジスタ、アドレス用
とバイト敷用カウツク及び制御部等を作る為に２０〜３
０個のＬＳＩが必要となるので、ＤＭＡコントローラの
信頼度が低下する。
上記従来の問題点はデータ処理速度を向上させる為に上
記アーキテクチャの１６ビツトＭＰＩＩを使用＋ＩＩ’
した場合、これに対応するＬＳＩ化されたＤＭＡコン
トローラがない為、個別部品で構成せざるを得ない事で
ある。
記アーキテクチャの１６ビツトＭＰＩＩを使用＋ＩＩ’
した場合、これに対応するＬＳＩ化されたＤＭＡコン
トローラがない為、個別部品で構成せざるを得ない事で
ある。
この為、叶＾コントローラの回路構成が複雑となり、信
頼度が低下すると云う問題点が発生した。
頼度が低下すると云う問題点が発生した。
上記の問題点は、ｍビットのアドレスの内、上位ｎビッ
トはメモリに、（ｍ−ｎ）ビットはＩｈコントローラに
貯え、該ＯＭへコントローラのアドレス出力が全部ｌか
ら全部Ｏに変化した時、その変化の検出により桁上げさ
れた該メモリのアドレス出力を、変化しない時は桁上げ
しないアドレス出力を同時に送出する様にした本発明の
ＤＭＡアドレス拡張方式により解決する事ができる。
トはメモリに、（ｍ−ｎ）ビットはＩｈコントローラに
貯え、該ＯＭへコントローラのアドレス出力が全部ｌか
ら全部Ｏに変化した時、その変化の検出により桁上げさ
れた該メモリのアドレス出力を、変化しない時は桁上げ
しないアドレス出力を同時に送出する様にした本発明の
ＤＭＡアドレス拡張方式により解決する事ができる。
本発明の作用は、例えばＬＳＩ化された１６ビツトのア
ドレス出力をもつ８ビツトＤＭＡコントローラと別に４
ピントのレジスタを設け、ＤＭＡ転送時にレジスタから
上位４ビツトを、Ｍｎコントローラから下位１６ビツト
の計２０ビットの転送アドレスを出力する。
ドレス出力をもつ８ビツトＤＭＡコントローラと別に４
ピントのレジスタを設け、ＤＭＡ転送時にレジスタから
上位４ビツトを、Ｍｎコントローラから下位１６ビツト
の計２０ビットの転送アドレスを出力する。
但し、ＤＭＡコントローラのアドレスが全部ｌから全部
０に変化した時は、これを検出して前記４ビツトのレジ
スタの内容をカウント・アップしたアドレスを上位４ビ
ツトのアドレスとして出力する様にした。
０に変化した時は、これを検出して前記４ビツトのレジ
スタの内容をカウント・アップしたアドレスを上位４ビ
ツトのアドレスとして出力する様にした。
即ち、従来は個別部品で構成せざるを得なかっり１６ビ
ソトＦＩＰＵ用ＤＦＩ＾コントローラを、８ビ・ノドＭ
ＰＵ用ＤＭ八コントローラ（アドレス出力１６ビツト）
と４ビツトのレジスタ等を使用して構成したので、簡単
な回路構成で１Ｍバイトのメモリ空間でのＤＭＡ転送を
自由に行う事ができた。
ソトＦＩＰＵ用ＤＦＩ＾コントローラを、８ビ・ノドＭ
ＰＵ用ＤＭ八コントローラ（アドレス出力１６ビツト）
と４ビツトのレジスタ等を使用して構成したので、簡単
な回路構成で１Ｍバイトのメモリ空間でのＤＭＡ転送を
自由に行う事ができた。
第１図は本発明を実施する為の一例のブロック図である
。
。
尚、開八アドレス拡張方式の例として１６ビツトのアド
レス出力をもつ８ビツトＤＭＡコントローラと４ビツト
レジスタを用いてアドレス２０ビ・ノドでのＤＭＡ転送
が可能な方式を説明する。
レス出力をもつ８ビツトＤＭＡコントローラと４ビツト
レジスタを用いてアドレス２０ビ・ノドでのＤＭＡ転送
が可能な方式を説明する。
同図に於て、ＤＭ＾コントローラ７は内部に４個のレジ
スタを持ち種々のモードで使用出来るので、モードを決
めるため？１ＰＩＩ １からデータ・ハス５を介してデ
ータ転送先のメモリのアドレスや転送ハイド数（転送デ
ータ量）を送る。
スタを持ち種々のモードで使用出来るので、モードを決
めるため？１ＰＩＩ １からデータ・ハス５を介してデ
ータ転送先のメモリのアドレスや転送ハイド数（転送デ
ータ量）を送る。
一方、アドレス・ハスを介してＭＰｔｌ １から送出さ
れた聞へコントローラ７のアドレスをデコードしたアド
レス・デコーダ８は、チップセレクタＣ３でＤＭＡコン
トローラ７を選択するので、［１ＭＡコントローラ７は
前記のＭＰＵ１からのモード決定の為のデータを受け取
る事ができる。これにより、叶Ａコントローラ７の初期
化が完了する。
れた聞へコントローラ７のアドレスをデコードしたアド
レス・デコーダ８は、チップセレクタＣ３でＤＭＡコン
トローラ７を選択するので、［１ＭＡコントローラ７は
前記のＭＰＵ１からのモード決定の為のデータを受け取
る事ができる。これにより、叶Ａコントローラ７の初期
化が完了する。
同様に、レジスタ９も上位の４ビツトを設定する。
この設定が完了すれば、ＤＭ＾コントローラ７及びレジ
スタ９はＭＰＵ ｔと無関係に入出力機器２とメモリ３
との間のデータ転送を制御する事ができる。
スタ９はＭＰＵ ｔと無関係に入出力機器２とメモリ３
との間のデータ転送を制御する事ができる。
次に、例えば入出力機器２よりメモリ３に５バイトのデ
ータを転送する場合、入出力機器２からｌハイド目のデ
ータ転送要求” ＤＲＥＩＩ ” ヲＤＭＡコントロー
ラ７に送出する。
ータを転送する場合、入出力機器２からｌハイド目のデ
ータ転送要求” ＤＲＥＩＩ ” ヲＤＭＡコントロー
ラ７に送出する。
ＤＭＡコントローラ７はこれを受けると、転送要求を受
付けたと云う“ＤＡＣＫ”を入出力機器２に送出すると
同時に、初期化によって書込んだこの入出力ｔａ器２に
割当られたメモリ３の転送先アドレスを読出すと共に、
レジスタ９及びカウンタｌＯを制御して得られた上位４
ビツトのアドレスと一緒に、アドレス・バス４を介して
メモリ３に送出する。
付けたと云う“ＤＡＣＫ”を入出力機器２に送出すると
同時に、初期化によって書込んだこの入出力ｔａ器２に
割当られたメモリ３の転送先アドレスを読出すと共に、
レジスタ９及びカウンタｌＯを制御して得られた上位４
ビツトのアドレスと一緒に、アドレス・バス４を介して
メモリ３に送出する。
そこで、入出力機器２より転送された１バイト目のデー
タがメモリ３の指定されたアドレスに書込まれる。
タがメモリ３の指定されたアドレスに書込まれる。
以下、同じ様な手順でアドレスを１つづつカウント・ア
ンプさせて、１バイトづつデータをメモＩＪ ３の指定
された別のアドレスに書込む。
ンプさせて、１バイトづつデータをメモＩＪ ３の指定
された別のアドレスに書込む。
ここで、例えば４バイト目のデータ転送をする時に、Ｄ
ＭＡコントローラ７からの下位１６ビソトのアドレスが
全部１になった時は、５ハイド目のデータ転送の際には
桁上げが必要となるが、これはｉ ＆ （７）４１°°
１″５・ オール１検出回路６がＤＭＡコントローラ７のアドレス
出力が全部１からＯになった事を検出すると、その検出
出力に対応するクロックＣにをカウンタ１０に送出、す
る。
ＭＡコントローラ７からの下位１６ビソトのアドレスが
全部１になった時は、５ハイド目のデータ転送の際には
桁上げが必要となるが、これはｉ ＆ （７）４１°°
１″５・ オール１検出回路６がＤＭＡコントローラ７のアドレス
出力が全部１からＯになった事を検出すると、その検出
出力に対応するクロックＣにをカウンタ１０に送出、す
る。
クロックＣＫを受信したカウンタ１０は前記のレジスタ
９に初期設定された上位４桁のデータを１つカウント・
アンプして出力し、前記のＤＭ＾コントローラ７からの
出力と共に２０桁の転送先アドレスとしてメモリに送出
される。
９に初期設定された上位４桁のデータを１つカウント・
アンプして出力し、前記のＤＭ＾コントローラ７からの
出力と共に２０桁の転送先アドレスとしてメモリに送出
される。
尚、以上の説明は入出力機器からメモリへのデータ転送
に関してであるが、逆の場合も同じ手順で行う事ができ
る。
に関してであるが、逆の場合も同じ手順で行う事ができ
る。
この様にＬＳＩ化された８ビツト囲八コントローラを用
いて１Ｍハイドのメモリ空間でのＤＭＡ転送が可能とな
った為、高速処理が可能となると共に、複雑な制御が簡
単な回路構成で実現できた。
いて１Ｍハイドのメモリ空間でのＤＭＡ転送が可能とな
った為、高速処理が可能となると共に、複雑な制御が簡
単な回路構成で実現できた。
以上説明した様に本発明によれば、１６ビ７）肝Ｕ用の
ＤＭ＾コントローラを８ビットＤＭ八コントローラを用
いて構成した為、より高度な制御が可能となった。
ＤＭ＾コントローラを８ビットＤＭ八コントローラを用
いて構成した為、より高度な制御が可能となった。
又、回路構成は従来のものに比較して簡単になっている
ので信頼度が向上した。
ので信頼度が向上した。
第１図は本発明を実施する為のブロック図を示す。
図において、
１はＭＰＩＪ 、 ２は入出力機器、
３はメモリ゛、 ４はアドレス・バス、５はデータ・バ
ス、 ６はオール１検出回路、７はＯＭ八シコントロー
ラ ８はアドレス・デコーダ、 ９はレジスタ、 １０はカウンタを示す。
ス、 ６はオール１検出回路、７はＯＭ八シコントロー
ラ ８はアドレス・デコーダ、 ９はレジスタ、 １０はカウンタを示す。
Claims (1)
- ｍビットのアドレスの内、上位ｎビットはメモリに、（
ｍ−ｎ）ビットは直接記憶アクセス・コントローラに貯
え、該直接記憶アクセス・コントローラのアドレス出力
が全部ｌから全部Ｏに変化した時、その変化の検出によ
り桁上げされた該メモリのアドレス出力を、変化しない
時は桁上げしないアドレス出力を同時に送出する様にし
た事を特徴とする直接記憶アクセス・アドレス拡張方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11710284A JPS60262260A (ja) | 1984-06-07 | 1984-06-07 | 直接記憶アクセス・アドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11710284A JPS60262260A (ja) | 1984-06-07 | 1984-06-07 | 直接記憶アクセス・アドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262260A true JPS60262260A (ja) | 1985-12-25 |
Family
ID=14703447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11710284A Pending JPS60262260A (ja) | 1984-06-07 | 1984-06-07 | 直接記憶アクセス・アドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537312Y2 (ja) * | 1987-11-20 | 1993-09-21 |
-
1984
- 1984-06-07 JP JP11710284A patent/JPS60262260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537312Y2 (ja) * | 1987-11-20 | 1993-09-21 |
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