DE2744111A1 - Schaltungsanordnung zur eingabe von unterbrechungsbefehlen und ausgabe von unterbrechungsbestaetigungen fuer computer-systeme - Google Patents

Schaltungsanordnung zur eingabe von unterbrechungsbefehlen und ausgabe von unterbrechungsbestaetigungen fuer computer-systeme

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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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Description

27U111
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München TPA 77 P 1 1 5 4 8RD
Schaltungsanordnung zur Eingabe von Unterbrechungsbefehlen und Ausgabe von Unterbrechungsbestätigungen für Computer-Systeme
Sie vorliegende Erfindung betrifft eine Schaltungsanordnung zur Eingabe von Unterbrechungsbefehlen (Interrupt) und Ausgabe von Unterbrechungsbestätigungen (Quittierung) über einen einzigen Anschluß einer Unterbrechungsbefehls-Logik eines Computersystems, insbesondere Microcomputersysteois, die einen Unterbrechungsbefehl als Funktion von eine Unterbrechung zulassenden Signalen in das Computersystem übernimmt.
Es ist bereits bekannt, Mikrocomputeranordnungen als integrierte Schaltkreise auszubilden, wobei ein gesamter Microcomputer mit Rechenwerk, Programm- und Arbeitsspeichern, Ein- und Ausgabeschaltungen sowie einen Taktgenerator auf einer Halbleiterscheibe integriert ist.
Ein wesentliches Problem besteht dabei darin, die Microcomputerstruktur so auszubilden, daß ein Gehäuse mit möglichst wenig Anschlüssen (Pins) verwendet werden kann.
Je größer nämlich die Anzahl der Anschlüsse des Gehäuses ist, umso aufwendiger und damit teurer wird das Gehäuse. Mit zunehmender Zahl von Anschlüssen bzw. bei Verwendung eines nicht handelsüblichen Gehäuses kann es sogar möglich sein, daß der Aufwand und damit der Preis des Gehäuses in der Größenordnung des Aufwandes für das integrierte Microcomputersystem liegt.
Lz 1 EM/ 29.9.1977 9Q98U/0A19
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Kormalerweise wäre es für Unterbrechungsprogramme erforderlich, sowohl für die Eingabe von Unterbrechungsbefehlen als auch für die Ausgabe von Unterbrechungsbestätigungen jeweils einen Anschluß vorzusehen. Dabei wurden allein für Unterbrechungsroutinen zwei Gehäuseanschlüsse erforderlich.
Es ist zwar bekannt, zur Vermeidung mehrerer Anschlüsse für Unterbrechungsroutinen einen software-mäßige Lösung vorzusehen. Damit kann dann ein anderer Anschluß evtl. mehrfach ausgenützt werden, wobei die Unterbrechungsbestätigung über diesen Anschluß ausgegeben wird. Dies bedeutet jedoch eine Einschränkung der bereits vorhandenen Anschlüsse, einen gewissen Software-Aufwand und eine Lästigkeit für den Programmierer.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Lösung dieses Problems anzugeben, bei der Unterbrechungsbefehle und Unterbrechungsbestätigungen über einen Anschluß in den Microcomputer eingegeben bzw; aus diesem ausgegeben werden können.
Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in einem an den einzigen Anschluß angekoppelten Unterbrechungsbefehls-Geber ein einen Unterbrechungsbefehl invertierender Zweig vorgesehen ist, daß der Anschluß an einen steuerbaren Schalterzweig ange koppelt ist, der seinerseits an den Ausgang der Unterbrechungs- befehls-Logik angekoppelt ist und als Punktion eines übernommenen Unterbrechungsbefehls durchschaltet, wodurch der logische Unterbrechungsbefehls-Pegel auf den logischen Pegel vor dem Inverter- · zweig geschaltet wird, und daß im Unterbrechungsbefehl-Geber, ein mit einem Eingang vor den Inverterzweig und mit einem weiteren Eingang an den Anschluß gekoppeltes Gatter vorgesehen ist, das bei durch den steuerbaren Schalterzweig umgeschaltetem elektrischen Pegel am Anschluß eine Unterbrechungsbestätigung als
Ausgangssignal liefert. 35
Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen
gekennzeichnet.
Die Erfindung wird im Folgenden anhand eines in der einzigen Figur der Zeichnung dargestellten Ausführungebeispiele näher
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erläutert. Die einzige Figur der Zeichnung zeigt dabei ein Schaltbild des Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung.
Gemäß der Figur der Zeichnung ist ein Unterbrechungsbefehls-Geber im linksseitigen Teil vorgesehen, der durch eine mit einem Pfeil A gekennzeichnete gestrichelte Linie von der übrigen Schaltung getrennt ist. Auf der rechten Seite einer mit einem Pfeil B gekennzeichneten gestrichelten Linie ist eine Unterbrechungsbefehls-Logik vorgesehen.
Im Unterbrechungsbefehls-Geber wird an einem Eingang 1 ein Unterbrechungsbefehl eingegeben, der im vorliegenden Ausführungsbeispiel durch einen aktiv tief liegenden Pegel bzw. eine logische Null definiert ist. Dieser Unterbrechungsbefehl wird durch einen Inverter 3 invertiert und erscheint an einem Ausgang 5 als logische Eins. Der Inverter 3 ist vorzugsweise als sog. "open-collector" bzw. nopen-drainw-Inverter ausgebildet. Damit steht an einem Eingang 6 und auf einer Leitung 7 der Unterbrechungsbefehls-Logik ebenfalls eine logische Eins.
An die Leitung 7 ist ein UND-Gatter 14 mit einem Eingang angekoppelt. In der Unterbrechungsbefehls-Logik ist weiterhin ein erstes Flip-Flop 10 vorgesehen, dessen Ausgang 13 an einen zweiten Eingang des UND-Gatters 14 angekoppelt ist. Dieses Flip-Flop ist an einen Setz-Eingang 11 durch ein vom Computer-System geliefertes Steuersignal setzbar, um einen auf der Leitung 7 stehenden Unterbrechungsbefehl in die Unterbrechungsbefehls-Logik übernehmen zu können. In einem dritten, an einer Klenne 22 liegenden Eingang des UND-Gatters 14 ist ein Startsignal einspeisbar, das nach Abschluß einer laufenden Operation im Rechner erzeugt wird. Ist also das Flip-Flop 10 über seinen Setzeingang 11 gesetzt, so daß sein Ausgang 13 ein Signal liefert, und ist das Startsignal an der Klemme 22 vorhanden, so kann ein auf der Leitung 7 stehender Unterbrechungsbefehl auf einen Ausgang 16 des UND-Gatters 14 durchgeschaltet werden. Dieser Ausgang 16 ist an den Setzeingang (S) eines weiteren Flip-Flops 15 angekoppelt, so daß beim Setzen dieses Fllp-Flos ein Unterbrechungsbefehl anerkannt wird. Der Unterbrechungsbefehl erscheint somit an einem Ausgang 18 des Flip-Flops 15 und wird an einer Klemme 24 in Compaterablaufsteuerung
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eingegeben.
Weiterhin wird der am Ausgang 18 stehende Unterbrechungsbefehl über ein Verzögerungsglied 19 auf das Gate eines MOS-Transistors 20 gegeben, welcher zusammen mit einem Widerstand 21 einen Schalterzweig bildet. Durch den Unterbrechungsbefehl wird die leitung 7, auf welcher der Unterbrechungsbefehl ebenfalls steht, nach Masse gezogen, so daß auf der Leitung 7 bis zum Ausgang 5 des Unterbrechungsbefehls-Gebers nunmehr eine logische Null steht. Diese logische Hull wird in einen Eingang eines NOR-Gatters eingespeist, dessen anderer Eingang die logische Null vom Eingang 1 erhält. Daher erscheint an einem Ausgang 2 des NOR-Gatters 4 eine logische Eins als Unterbrechungsbestätigung.
Aus den vorstehenden Erläuterungen ergibt sich also, daß die Eingänge eines Unterbrechungsbefehls sowie die Ausgänge einer Unterbrechungsbestätigung über den einzigen Anschluß 6 der Unterbrechungsbefehl s-Logik erfolgen kann.
Ober einen Rücksetzeingang 12 des Flip-Flops .10 kann eine Unterbrechung über ein in diesen Eingang eingespeistes Steuersignal gehemmt werden, daß dann das Flip-Flop 10 zurückgesetzt wird und das UND-Gatter über den Aasgang 13 gesperrt wird.
Beim Verlassen eines Unterbrechungsprogramms kann das Flip-Flop an einem Rücksetzeingang 17 von einer Klemme 23 durch ein entsprechendes Steuersignal rückgesetzt werden, so daß ein Unterbrechungsbefehl an der Klemme 24 nicht mehr vorhanden ist.
Das Verzögerungsglied 19 gewährleistet eine sichere Übernahme eines Unterbrechungsbefehls, damit das Setzen der Flip-Flops nicht durch ein zu frühes Durchschalten des MOS-Transistors 20 verhindert wird.
1 Figur
5 Patentansprüche
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Claims (5)

  1. 27U111
    77 P 1 1 5 4 BRD
    Patentansprüche
    Schaltungsanordnung zur Eingabe von Unterbrechungsbefehlen (Interrupt) und Ausgabe von Unterbrechungsbestätigungen (Quittierung) über einen einzigen Anschluß einer Unterbrechungsbefehls- Logik eines Computers, insbesondere Microcomputers, die einen Unterbrechungsbefehl als Punktion von eine Unterbrechung zulassenden Signalen in den Computer übernimmt, dadurch gekennzeichnet, daß in einem an den einzigen Anschluß (6) angekoppelten Unterbrechungsbefehls-Geber (3,,4) ein einen Unterbrechungsbefehl invertierender Zweig (3) vorgesehen ist, daß der Anschluß (6) an einen steuerbaren Schalterzweig (20, 21) angekoppelt ist, der seinerseits an den Ausgang (24) der Unterbrechungsbefehls-Logik (10, 14, 15) angekoppelt ist und als Punktion eines übernommenen Unterbrechungsbefehls durchschaltet, wodurch der logische Unterbrechungsbefehls-Fegel am Anschluß (6) auf den logischen Pegel vor dem Invertzweig (3) geschaltet wird, und daß im Unterbrechungsbefehls-Geber (3» 4) ein mit einem Eingang vor den Invertzweig (3) und mit einem weiteren Eingang an den Anschluß (6) gekoppeltes Gatter (4) vorgesehen ist, das bei durch den steuerbaren Schalterzweig (20, 21) umgeschalteten logischen Pegel an Anschluß (6) an einem Ausgang (2) eine Unterbrechungsbestätigung liefert.
  2. 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch folgende Ausbildung der Unterbrechungsbefehls-Logik (10, 14, 15): ein erstes Flip-Flop (10), dessen Setzeingang (11) durch ein Steuersignal zur Übernahme eines Unterbrechungsbefehls und dessen Rücksetzeingang (12) durch ein Steuersignal zur Übernahmesperrung eines Unterbrechungsbefehls ansteuerbar ist,
    ein drei Eingänge besitzendes UUD-Gatter (14), das mit einem ersten Eingang an den Anschluß (6), mit einem zweiten Eingang an den Ausgang (13) des ersten Flip-Flops (10) und mit einem dritten Eingang an einem Punkt (22) zur Einspeisung eines Startsignals für die Freigabe eines Unterbrechungsvorgangs angekoppelt
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    ORIGINAL INSPECTED
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    ist, das am Ende einer im Computer ablaufenden Operation erzeugt wird,
    und ein zweites Flip-Flop (15) t dessen Setzeingang (16) an den Ausgang des UND-Gatters (14), dessen Rücksetzeingang (17) an einem Funkt (22) zur Einspeisung eines das Ende eines Unterbrechungsvorgangs anzeigenden Signals und dessen Ausgang (18) an den steuerbaren Schaltzweigen (20, 21) angekoppelt ist.
  3. 3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der steuerbare Schalterzweig (20, 21) einen vom Ausgang des zweiten Flip-Flops (15) angesteuerten Schalttransistor (20) insbesondere MOS-Transistor sowie einen Lestzweig (21) umfaßt, und daß der Anschluß (6) an den Verbindungspunkt zwischen Schalttransistor (20) und Lastzweig (21) angekoppelt ist, so daß der logische Pegel am Anschluß (6) bei durchgeschaltetem Schalttransistor (20) auf den Pegel vor dem Invertzweig (3) des Dnterbrechungsbefehls-Gebers (3,4) gesogen ist.
  4. 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Gatter (4) im Unterbrechungsbefehls-Geber (3, 4) ein NOR-Gatter ist.
  5. 5. Schaltungsanordnung nach einen der Anspruch 1 bis 4» dadurch gekennzeichnet, daß der Invertzweig (4) einen sogenannten "opencollector" oder einen sog. "open-drain"-Inverter enthält.
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