JP2522815B2 - ビットセル同期を用いる多重マスタの単一チャネルバスシステムとマスタステ―ション - Google Patents

ビットセル同期を用いる多重マスタの単一チャネルバスシステムとマスタステ―ション

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JP2522815B2 JP63072153A JP7215388A JP2522815B2 JP 2522815 B2 JP2522815 B2 JP 2522815B2 JP 63072153 A JP63072153 A JP 63072153A JP 7215388 A JP7215388 A JP 7215388A JP 2522815 B2 JP2522815 B2 JP 2522815B2
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Description

【発明の詳細な説明】 データフィールドに続いて、一定公称長（fixed nomi
nal length）の一様番号（uniform number）のビットセ
ルの調停フィールド（arbitration field）を具えるメ
ッセージを用いてお互いに非同期で制御されたマスタス
テーションを用いる多重マスタの単一チャネルバスシス
テムに関連し、このバスは主状態（dominant state）と
従状態（non−dominant state）を有している。単一チ
ャネルバスシステムは費用が掛らず、かつ容易に実現で
きる。このチャネルは単一導体として、あるいはこれま
た反対称に制御された捩られている導体のペアーとして
実現できる。その応用としては、車両の制御要素の接
続、家庭用電気製品の相互接続、マイクロコントロー
ラ、メモリ、センサや測定中の入出力要素および制御装
置、その他多くのものの接続がある。この種のバスシス
テムは、ユー・キエンケ（U.Kiencke）等の論文、「自
動直列コントローラ地域回線網（Automotive Serial Co
ntroller Area Network）」、エス・エー・イー（S.A.
E）、技術論文シリーズ、No.860391、国際会議と展示
（Int.Congress and Exposition）、デトロイト、ミシ
ガン州、アメリカ合衆国、1986年２月24〜28日、頁１〜
６に記載されている。
調停（arbitration）に対して既知のシステムは例え
ば結線アンド機能（wired AND−function）で実現さ
れ、その場合論理「０」が主（dominant）であるような
バス信号の主状態に対するバス信号の従状態を利用して
いる。結線オア機能に対しては論理「１」が主である。
マスタステーションによる信号変化の形成と、同じステ
ーションのバスシステムのあり得る合成された変化の検
出との間に所与の遅延の起ることが問題である。マスタ
ステーション毎に次のものが存在する。
−局所的に発生された信号変化と、検出可能な合成され
た信号変化（resultant detectable signal transitio
n）との間の予定された遅延時間（intended delay tim
e）を蓄積する蓄積要素、 −所与の位置で調停フィールドビットセルを開始する上
記の公称長に対応するサイクル期間を有するシーケン
サ、 −主バス状態への変化の制御の下で蓄積要素の内容によ
って上記のシーケンサをプリセットする第１調整要素
（first adjusting element）（148）、 である。このように、開始時点で１ビット期間遅れマス
タステーションはもっと早く開始したマスタステーショ
ンによってそれがあたかも追付かれる（catch up）こと
が可能であり、従ってそれらの調停ビットを同時に伝送
する。前に述べたように、非同期とは各ステーションの
クロック周波数がほぼ等しいことを意味するものと理解
され、従って一度相互の同期が実現されるとそれは容易
に維持できる。他方、この同期が維持されないステーシ
ョンがランダムな態様でたまたま同期外れとなるような
程度までクロック周波数は偏移してもよい。信号変化の
形成とその効果の最終検出の間の遅延はステーションの
数によって表わされたようなバス形状（bus configurat
ion）によって大いに影響される。すなわち各ステーシ
ョンは所与の容量（capacity）を表わしている。もし最
後に実現されるべき遅延が不確実であってバス形状が前
もって知られていないか、あるいは可変でありさえする
（ステーションの数は変り得る）ならば、ステーション
はもっと厳しい許容度要件（tolerance requirement）
を満足しなくてはならぬか、あるいはバス形状の融通性
は低減されなくてはならぬか、あるいは蓄積された遅延
時間は個別化された正しい値に前もって調整されなくて
はならぬかのいずれかである。前述のことはコストを増
大するかあるいは適用の可能性を低減する。
本発明の目的は予定された遅延時間に対して実際に上
記のシステムで実現されたような遅延時間に取って代る
ことであり、かくして自動適応と融通性を達成する。本
発明による目的は、主バス状態への別の変化の制御の下
で、少なくとも１つのマスタステーションが関連マスタ
ステーションによって伝送されるべきメッセージのデー
タフィールドの間で上記のシーケンサの優勢位置（prev
ailing position）を上記の蓄積要素中にロードする第
２調整要素（140）を具えることによって達成される。
要求された手段は簡単であり、かつどんな外部制御ある
いは監視も必要としない。
本発明は、上記のシーケンサが２進カウンタによって
形成され、少なくとも２ビットの幅を有するデータ入力
と、その少なくとも２ビットの幅を有するデータ出力が
それぞれ上記の蓄積要素のデータ出力とデータ入力に並
列に接続されているようなバスシステムを使用するマス
タステーションにもまた関連している。これは容易に実
現できる費用の掛らない解決法となる。さらに魅力的な
特徴は従属クレームに規定されている。本発明は特に車
両で魅力的に使用できる。ここで各ステーションは次の
ようなものであり得る。
ボードコンピュータ（board computer） 点火および駆動プロセス用制御要素、 ブレーキ用制御要素、 照明用制御要素、 車両内の環境制御用制御要素、 センサ要素と関連データ提示、 ランプ、ホーンおよび関連信号変換器のような信号要
素。
いくつかの図面を参照して以下本発明を詳細に説明す
る。
第１図は従来の技術によるバスシステムの線図を示し
ている。送信ならびに受信が可能である３つのステーシ
ョン20,22,24は単一チャネルバス40に接続されている。
このためにステーション20は送信機要素32と受信機要素
30を具えている。送信機要素32は毎回ビットセルの間隔
を充すビットの送信を可能にしている。ビットセルは局
所クロック要素によって決定された長さを有している。
この長さは例えば、4,8,16パルス等々の多数のクロック
パルスとなっている。実際には４より小さい数はほとん
ど起らない。バス40は主信号状態と従信号状態を有して
いる。これは基準電位に接続できる端子38と抵抗器36に
よって示されている。送信機要素32の出力インピーダン
スは低くて少なくとも抵抗器36に対して基準電位から偏
っている信号状態であることが仮定されている。その場
合、もし他の信号状態に関連した出力インピーダンスが
高いなら信号状態は主である。抵抗器36はステーション
の内部電子回路によってまた形成することができる。
受信モードでのみ動作できる２つのステーション26,2
8がまた存在する。このために、ステーション26は受信
機要素34を具えている。所与の実現において、双方向に
動作するステーションのみが存在しよう。
第２図は引用された参照文献で公表されたメッセージ
形式を示している。予定されたバス信号状態はライン50
によって与えられている。フレームは開始ビット52によ
って始まる。多くの場合、このビットは別のビットの長
さから偏っている長さを有しているが、この実施例では
すべてのビットは通常同じ長さを有している。開始ビッ
トには調停フィールド54が続く。このフィールドはすべ
てのステーションに対して一様である多数のビットを具
えているが、しかし数自体は任意である。調停はソース
識別番号（source identity number）に基いて行うこと
ができる。各マスタステーションはそれ自身の番号を有
し、これはすべての他のマスタステーションのものから
偏っている。ソース識別番号の伝送は開始ビットのあと
で始まる。非対応ビット（non−corresponding bit）の
場合には、主バス状態に対応するビットは「ウイン（wi
n）」である。それ自身の識別番号と実現されたバス状
態との間の差異を検出する各ステーションはその識別番
号の（任意の）別のビットの伝送を直ちに中断し、調停
が「ロスト（lost）」と考える。このように好ましい調
停番号（arbitration number）がすべての環境の下でウ
インされよう。かくして、調停フィールドに続いて１つ
のマスタステーションのみが存在しよう。原理的に調停
は宛先選別番号（destination identity number）に基
づいて実行できる。その場合には、各マスタステーショ
ンが唯一のステーションとしてメッセージの一部分に伝
送できることを保証するようなステップが取られなくて
はならない。そのようなステップは、 −各マスタステーションがそれ自身のスレーブステーシ
ョンを有しており、調停結果は常に明白である、 −もっと高いレベルにおいて、少なくとも所与の環境
（例えば一般リセット信号のあと）では未決定な調停が
除外されるようなステップが取られている。
この場合、調停フィールドは再び一定長を有してい
る。ステーションがバスに沿うその位置によって決定さ
れたような物理アドレスを有することにまた注意すべき
である。代案として、演算が関連ステーションの物理位
置に無関係であるような機能アドレスが存在しよう。
メッセージ形式はまた次のものを含んでいる。
−制御フィールド56。これは例えばバイトあるいは別の
方法で測定されたメッセージの長さを示している。
−データフィールド58。データの内容は予定された宛先
ステーションのアドレス（あるいは、いわゆる全アドレ
ス（放送〔broadcast〕）、あるいは宛先ステーション
で使われるべき状態であろう。後者の情報は制御情報な
らびに「実（real）」データに関連しよう。
−エラー保護フィールド（error protection field）6
0。これは例えばCRC−符号、ハミング符号あるいは他の
ものを用いている。
−確認フィールド（acknowledge field）62。このフィ
ールドはマスタステーションが従バス状態に対応する信
号を確実に伝送するセクションを具えている。このセク
ションの間に受信機ステーションは確認ビットを送るこ
とができる。本例では、確認フィールドは２つの標準ビ
ットセルの長さを有している。メッセージの終了（EO
M）を示す点線64まで確認フィールドに間隔が続く。こ
の間隔の長さはステーションによる確認フィールドの送
信と受信の間の予期された許容度によって決定される。
引続いて、次のメッセージが始まる（同じマスタステー
ションあるいは他のマスタステーションによって）。
任意の値を有する第２図のビットは対角線ストローク
（diagonal stroke）によって与えられる。他のビット
（開始ビット、確認ビットおよびメッセージを越える信
号状態）はすべてのステーションに与えられた値を常に
持っている。信号変化の上昇時間は実際には有限であ
る。受信機要素30,34および他のものは「０」状態と
「１」状態の間を区別する辧別要素（discrimination e
lement）を具えている。その結果は、所与のレベル以上
で「１」、所与の他のレベル以下で「０」である。中間
領域では結果は不確定であり、１つのステーションの反
作用は他のものと異なるであろう。信号縁部の有限な上
昇時間に関連して、このことはマスタステーションによ
って形成された信号変化（例えば送信機要素32を介し
て）が一遅延時間の後でのみステーションによって検出
できる（受信機要素30を介して）ことを意味している。
この遅延時間はとりわけバス40に接続されたステーショ
ンの数によって決定される。と言うのは、各ステーショ
ンが所与の容量を表わしているからである。送信ステー
ションの新しい信号は新しい状態でマスクされないこと
が仮定されている。と言うのはこの新しい信号が従であ
るからである。
同様に、ステーション20によって形成された信号は所
与の遅延のあとでのみ他の受信ステーションで検出され
る。バス容量によって決定されたような遅延は送信ステ
ーションそれ自身のものと同じである。バス中の通過時
間に関して、遅延時間は異なるであろう。種々のステー
ションの辧別レベルの拡がりによって同じことがまた起
り得る。多くの場合にこれらの拡がり効果（spreading
effect）は制限され、遅延の主要部分はバス容量によっ
て決定される。説明された遅延は、干渉の受け易さが減
少されると言う利点をまた有している。
第３図はバスの制御に関連するステーションのブロッ
ク図を示している。この回路はまた例えは種々の会社で
作られた8051,8096,68000マイクロコントローラのよう
な多くのタイプのマイクロコントローラに適用される。
ライン72は送信機要素32に接続され、ライン74は受信
機要素30に接続されている。接続の他の側はホストマイ
クロコントローラを予定している。発振器88は水晶X1,X
2との接続と、ホストに対する出力CLKOUTを具えてい
る。要素86はビットクロック信号（BCLK）を形成する割
算器である（ビットセル毎に１より大きい一定数）。割
算因数はレジスタブロック106（別々に示されていな
い）中のレジスタの内容によって決定されている。ビッ
トクロックカウンタ84はビットセル毎のビットクロック
信号の数を計数し、状態シーケンサ82、ビットカウンタ
80およびビットタイム制御論理76に時間信号を印加す
る。ビットタイム制御論理76はBUS IN/BUS OUT信号を処
理し、今後詳細に説明されよう。さらに、例えば同じ情
報値を有する５ビットの後で毎回反対の値の１ビットが
挿入されるように、データストリームを自己同期するの
みに役立つスタッフビット（stuffing bit）をそれは形
成することができる。エラー検出要素78はもし必要なら
CRC情報やスタッフビットのエラー、および他のエラー
の検出用の論理を具えている。直／並列変換器90はシフ
トレジスタとして作用し、かつ直列バス40と内部並列バ
ス96の間の中間要素を形成する。受信マスク要素92は受
信されたメッセージを検出し、かつそれに応じてユーザ
インターフェース論理94を介してホストに中断信号▲
▼を印加する。レジスタブロック106に蓄積された
情報に基づいて異なるマスクが可能である。ユーザーイ
ンターフェース論理94はホストと種々の信号を通過し、
それは例えば、中断信号▲▼、中断確認信号▲
▼、（レジスタに対する）読取り／書き込み
制御信号−▲▼、非・読取り／データ確認信号
−▲▼（ラインはデュアル機能を有す
る）、チップ選択信号CS、および３つの最上値アドレス
ビット（most significant address bit）A0…A2のよう
なものである。
送信機バッファ104は完全なメッセージが送信される
場所を提供している。このメッセージはデータバス114
を介してホストにより供給されている。実際の伝送に対
する制御指令は（要素90,76,32を介して）引続いて発出
される。送信機バッファはバイトがそこで書込み／読取
りされる場合に毎回正しく適応されるアドレスポインタ
を通してアドレスされる。リセッティングは制御信号の
制御の下で可能であり、すなわち「メッセージを送れ」
あるいはもしステータスビット「バッファ空き」がセッ
トされるならばそうである。
受信されたメッセージは受信機バッファ100,102に一
時的に蓄積される。それらは読取りモードと書込みモー
ドで交互に動作する。アドレシングは調整可能なポイン
タによって実行される。受信機バッファがフルであるか
あるいは指令「受信機バッファをエネーブルせよ」が与
えられる場合、関連ポインタはリセットされる。要素9
8,99はデマルチプレクサ／マルチプレクサペアである。
要素108は通常のスキャンテストあるいはLSSDシステ
ムに従ってテストモードを制御する。要素110は種々の
要素のリセッティングを制御する。簡単化のために、特
に要素76で実現されるビットレベルにおける同期に関す
る限り、本発明にとって余り重要でない第３図のそのよ
うな要素の詳細な説明は省略されよう。ブロック70へ／
からの別の接続は、データD0−D7、テストTEST、リセッ
ト▲▼、および電源電圧VDD,VSSである。
第４図は第３図のブロック76のビット同期の具体化を
示している。この回路は３ビットの幅を有するレジスタ
132を具えている。その情報は４ビットカウンタ130の３
つの最少桁位ビット（LSB）位置に印加される。その３
つの最少桁位ビット位置はアンドゲート138とオアゲー
ト134を介して再びレジスタ132に印加できる。カウンタ
130の全計数（full count）はラインの束166上に現われ
る。残りの回路はアンドゲート136,148,160,164と、反
転入力を具えるアンドゲート138,140およびオアゲート1
34,150,174を具えている。ここでアンドゲート148は第
１調整要素と呼ばれ、アンドゲート140は第２調整要素
と呼ばれている。
この回路は以下のように動作する。初期状態におい
て、レジスタ132はプログラムの制御の下でロードされ
る。ライン168上の信号は高く、従ってゲート136はライ
ン170上の３ビット信号を導通でき、これはオアゲート1
34を介してレジスタ132に印加される。端子LD上の負荷
制御信号はブロック176によって記号的に示されたプロ
グラムによって形成される。負荷制御信号はオアゲート
174を介してレジスタ132に達する。レジスタ132の内容
がカウンタ130にロードできるかその逆であるかを保証
するステップがまた取られている。もしオアゲート150
が論理「１」を出力するなら、カウンタ130は（ライン1
56によって示された）バス上の負に向う信号／状態縁部
（negative−going signal/state edge）の制御の下で
ロードされる。これは以下の２つの状態の１つで起るｑ
−調停フェーズ（arbitaration phase）が実行される。
開始ビット（フィールド52の開始点における最初に負に
向う信号変化）の制御の下、および従バス状態から主バ
ス状態への信号変化を含む引続く任意の調停ビットセル
の制御の下でローディングが起るか、 −あるいは、関連ステーションが受信機モードで動作
し、従ってそれはスレーブステーションとして作用する
かのいずれかである（再びバス状態信号の負に向う縁部
で）。もし必要なら、ローディングの第２の方法は省略
できる。
さらに、カウンタ130は第３図のビットカウンタ要素8
0によって供給されたビットクロック信号を計数する。
例えば全計数1111＝15のようなカウンタの所与の位置は
多分適当な復号器を介して次のビットの伝送用の制御信
号を形成する。もちろんそのような伝送は送信モードの
みで起こる。アンドゲート164はカウンタ130のすべての
出力信号を結合する。このゲートの出力信号はアンドゲ
ート160を介してバス状態信号「空き（idle）」（バス
は使用されていない）と結合される。ゲート160の出力
信号はエネーブル入力▲▼（反転された値は能動）
に印加される。するとカウンタは停止する。他のすべて
の状態ではカウンタ130は計数を続ける。「空き」信号
はもしメッセージの終了（第２図のライン64）のあとで
新しい開始ビットが現われないなら形成され、そしてス
テーションそれ自身は新しいメッセージをまた開始しな
い。
既に説明されたように、レジスタ132は初期フェーズ
の最初の場所でロードされる。さらに、アンドゲート14
0が論理「１」を供給する場合に毎回それはロードされ
る。これは以下の結合された制御の下で実現される。す
なわち、 −ライン142（ライン156と同じ）上のバス状態信号の負
に向う信号縁部、 −ステーションそれ自身によって形成された、ライン14
4上の送信機信号、 −どんな調停信号も実行されなかったことを示す信号
（ライン146）。前の信号と組合せて、これは関連ステ
ーションが調停をウインしてしまったことを意味してい
る。
するとレジスタ132の内容は、バス上の信号変化の伝
送と、そのステーションを明示するために関連ステーシ
ョンがこの変化を予期する時点との間の（ビットクロッ
ク単位で測定した）遅延を示す。もし他のステーション
が受信すべき信号変化を速かに実現するか、あるいは信
号変化がマスクされるならこの予期は真になる必要はな
い。
これに関して、第５図はいくつかの波形を示してい
る。第１の曲線は（主値〔dominant value〕の）開始ビ
ットを送信するステーションの出力信号を表わしてい
る。第２ステーションがバス状態の変化をまだ検出しな
い限り、この第２ステーションはそれ自身の開始ビット
で始めることができる。第２ステーションの出力信号は
第２の曲線によって示され、ビットセルの長さは同じで
あると仮定され、それは点線においてのみ終了しよう。
第３の曲線はステーション、すなわち第１ステーショ
ンならびに第２ステーションによって受信された信号を
表わしている。負に向う縁部が検出されると、第１ステ
ーションはその送信機カウンタ130をロードする。以前
の調整操作の間に実現されたプリセッティングの結果と
して、これは正確にその時点で優勢な計数であり、従っ
てローディングは観念上の操作（notional operation）
である。すると第２ステーションはまたその送信機カウ
ンタ130をロードする。その結果、その時点から送信機
カウンタは同期され、かつビットセルは非中断ラインに
よって示された第２ステーションに対してまた終了され
る。さらに、引続くビットセルですべてのロード操作は
双方のステーションに対して観念上のものである。この
同期の結果、バスに対する質問時点（interrogation in
stant）は双方のステーションでまた同期され（以下を
見よ）、従って許容度効果および妨害は小さい。遅延は
実際にすべてのケースで２分の１ビットセルより小さ
く、従ってレジスタ132の容量は事実３ビットのみであ
る必要がある。さらに、レジスタ132の内容は測定され
た実際の遅延に対応する正しい値に再調整されるから、
上記の効果はさらに減少されさえする。各ステーション
の操作における許容度はもっと容易に許容できるから、
従ってコストは低減される。バス形態の修正もまた容易
に受け入れることができる。
第4a図は受信機カウンタ172を示している。このカウ
ンタは入力158上でビットクロック信号を受信し、かつ
連続的に計数する。バス状態の任意の変化（正に向う縁
部および負に向う縁部）に応じて、リセットパルスがリ
セット入力RSで受信される。例えば1000＝８のような所
与のカウンタ位置はバスの質問（interrogation）を制
御する。リセッティングはまた送信と質問操作を同期す
る。
第３図に示された具体化はまだ異ってもよい。例え
ば、２進カウンタ130の代りにワンアウトオブｎ（１−o
ut−of−ｎ）カウンタとして動作するシフトレジスタも
また使用できる。さらに、所与の条件に従って２つのカ
ウンタは結合してもよい。
（要 約） データフィールドに続く調停フィールドからなるメッ
セージが単一チャネルバス中を循環する。このステーシ
ョンは局所的に形成された信号変化と検出可能な合成さ
れた信号変化の間の予定された遅延時間の蓄積要素を具
えている。このステーションはまた連続ビットセルの連
続シーケンサを具えている。信号変化が検出されると、
シーケンサは蓄積要素の位置でロードされ、従ってそれ
らは同期化される。送信操作の場合には、遅延要素の内
容をアップデートするように遅延が測定される。
【図面の簡単な説明】 第１図はバスシステムの線図を示し、 第２図はメッセージ形式を示し、 第３図はバスへの適応に関するステーションのブロック
図を示し、 第４図はビット同期論理を具体化したものを示し、 第4a図は受信機カウンタを示し、 第５図はいくつかの波形を示している。 20,22,24,26,28……ステーション 30,34……受信機要素、32……送信機要素 36……抵抗器、38……端子 40……単一チャネルバスあるいは直列バス 50……ライン、52……開始ビット 54……調停フィールド、56……制御フィールド 58……データフィールド、60……エラー保護フィールド 62……確認フィールド、64……点線あるいはライン 70……ブロック、72,74……ライン 76……ビットタイム制御論理あるいはブロック 78……エラー検出要素、80……ビットカウンタ要素 82……状態シーケンサ 84……ビットクロックカウンタ 86……割算器あるいは要素あるいはビット速度発生器 88……発振器、90……直／並列変換器 92……受信マスク要素 94……ユーザインターフェース論理あるいは要素 96……内部並列バス 98,99……デマルチプレクサ／マルチプレクサペア 100,102……受信機バッファー 104……送信機バッファー、106……レジスタブロック 108……テスト制御要素 110……リセット制御要素、112……電源線 114……データバス 130……（送信機）カウンタ 132……レジスタ 134,150,174……オアゲート 136,148,160,164……アンドゲート 138,140……反転入力付きアンドゲート 142,144,146,156,168,170……ライン 158……入力、166……ラインの束 172……受信機カウンタ、176……ブロック

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】データフィールドに続いて、一定公称長の
    一様番号のビットセルの調停フィールドを具えるメッセ
    ージを用いてお互いに非同期で制御されたマスタステー
    ションを用いる多重マスタの単一チャネルバスシステム
    であって、概バスは主状態と従状態を有し、マスタステ
    ーション毎に、 局所的に発生された信号変化と検出可能な合成された信
    号変化との間の予定された遅延時間を蓄積する蓄積要
    素、 所与の位置で調停フィールドビットセルを開始する上記
    の公称長に対応するサイクリック期間を有するシーケン
    サ、 主バス状態への変化の制御の下で蓄積要素の内容によっ
    て上記のシーケンサをプリセットする第１調整要素（14
    8）、 を備えるものにおいて、 主バス状態への別の変化の制御の下で、少なくとも１つ
    のマスタステーションが関連マスタステーションによっ
    て伝送されるべきメッセージのデータフィールドの間で
    上記のシーケンサの優勢位置を上記の蓄積要素中にロー
    ドする第２調整要素（140）を具えることを特徴とする
    単一チャネルバスシステム。
  2. 【請求項２】上記のシーケンサが２進カウンタによって
    形成され、少なくとも２ビットの幅を有するデータ入力
    と、その少なくとも２ビットの幅を有するデータ出力が
    それぞれ上記の蓄積要素のデータ出力とデータ入力に並
    列に接続されていることを特徴とする請求項１記載の単
    一チャネルバスシステムに使用するマスタステーショ
    ン。
  3. 【請求項３】スレーブ状態において、再び主バス状態へ
    の変化の制御の下で、上記のカウンタがまた蓄積要素の
    内容でプリセットできることを特徴とする請求項２記載
    のマスタステーション。
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