KR0146742B1 - 시분할 메모리 엑세스 장치 - Google Patents

시분할 메모리 엑세스 장치

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KR0146742B1 KR1019920026298A KR920026298A KR0146742B1 KR 0146742 B1 KR0146742 B1 KR 0146742B1 KR 1019920026298 A KR1019920026298 A KR 1019920026298A KR 920026298 A KR920026298 A KR 920026298A KR 0146742 B1 KR0146742 B1 KR 0146742B1
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Abstract

본 발명은 시분할 메모이에 대한 CPU의 엑세스 방식에 관한 것으로 특히, CPU에서 DTACK신호를 감지하는 시간이 시분할 클럭에서 CPU의 엑세스 구간에 매칭될 수 있도록 DTACK 신호를 지연시키는 시분할 메모리 엑세스 장치를 제공하여 CPU와 카운터와 같은 다른 메모리 엑세스 장치가 하나의 메모리를 동시에 엑세스할 때 데이터를 정확히 전달할 시간이 부족한 경우라도 안정된 데이터의 전달할 수 있는 효과가 있다.

Description

시분할 메모리 엑세스 장치
제1도는 본 발명에 의한 시분할 메모리 억세스 장치의 블록 구성도
제2도는 제1도에 도시된 제어신호 발생회로의 구성도
제3도는 제1도에 도시된 DTACK신호 발생회로의 구성도
제4도는 제1도 내지 제3도에 도시되어 있는 각 부분의 클럭 파형도
＊도면의 주요부분에 대한 부호의 설명
10 : 마이크로 프로세서 20 : 카운터
30 : 데이터 억세스부 40 : 시분할 메모리
50 : 데이타 출력부 100 : DTACK신호 지연발생부
110 : DTACK 발생회로 120 : 제어신호 발생부
31,32,51,52 : 버퍼 111,121,121 : 플립플롭
INV1,INV2 : 인버퍼 OR : 논리합 게이트
본 발명은 시분할 메모리에 대한 CPU의 엑세스 방식에 관한 것으로 특히, MC68계열의 CPU가 안정된 데이터를 확보하는데 적당하도록 DTACK(Data Transfer and Size Acknowledge) 신호를 시간적으로 지연을 시키는 시분할 메모리 엑세스 방법 및 그 장치에 관한 것이다.
일반적으로, 종래에는 CPU와 각종 디바이스들이 하나의 메모리를 시간적으로 분할하여 사용할 경우 임의의 기준클럭으로 시간을 나누어 무조건 자신의 타이밍에서만 메모리를 억세스하도록 동작하였다.
그러나 시분할 클럭이 CS(Chip Selector)신호, 즉 상기 CPU가 상기 메모리를 억세스하기 전에 상기 메모리에 전송하는 신호를 전송한 후 상기 메모리에서 출력시키는 DTACK 신호를 상기 CPU가 감지하기 전에 카운터의 엑세스 구간으로 넘어가버리면 데이터 버스상의 데이터에 오류가 발생할 가능성이 많으므로 정확한 데이터의 전달을 기대할 수 없다는 문제점이 제시되었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 CPU에서 DTACK신호를 감지하는 시간이 시분할 클럭에서 CPU의 엑세스 구간에 매칭될 수 있도록 DTACK 신호를 지연시키는 시분할 메모리 엑세스 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 데이터를 억세스 시간에 따라 억세스할 수 있는 메모리와 상기 메모리를 억세스하기 위한 어드레스 신호를 제어신호에 따라 선택적으로 상기 메모리에 인가하기 위한 어드레스 버퍼부와 상기 메모리에서 출력되는 데이터를 인가받아 제어신호에 따라 선택적으로 출력하기 위한 데이터 버퍼부를 구비하고 있는 시분할 메모리 엑세스 장치에 있어서, 상기 어드레스 버퍼부 또는 데이터 버퍼부에서 출력되는 신호를 선택하기 위한 시분할 클럭을 인가받아 억세스 허가신호를 발생시키는 허가신호 발생수단과, 상기 메모리를 억세스하기 위한 어드레스 신호를 상기 어드레스 버퍼부에 인가하고 상기 허가신호 발생수단에서 인가되는 허가신호에 따라 상기 데이터 버퍼부에서 출력되는 데이터를 입력받는 마이크로 프로세서 및 임의의 디바이스에서 상기 메모리를 억세스하려고 하는 경우 상기 디바이스를 대신하여 어드레스 신호를 상기 어드레스 버퍼부에 인가하는 카운터를 포함하는데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
제1도는 본 발명에 의한 시분할 메모리 억세스 장치의 블록 구성도로서, 데이터를 억세스 시간에 따라 억세스할 수 있는 메모리(40)와, 상기 메모리(40)를 억세스하기 위한 어드레스 신호를 제어신호에 따라 선택적으로 상기 메모리(40)에 인가하기 위한 어드레스 버퍼부(30)와, 상기 메모리(40)에서 출력되는 데이터를 인가받아 제어신호에 따라 선택적으로 출력하기 위한 데이터 버퍼부(50)와, 상기 어드레스 버퍼부(30) 또는 데이터 버퍼부(50)에서 출력되는 신호를 선택하기 위한 시분할 클럭을 인가받아 DTACK신호를 발생시키는 DTACK신호 지연발생부(100)와, 상기 메모리(40)를 억세스하기 위한 어드레스 신호를 상기 어드레스 버퍼부(30)에 인가하고 상기 DTACK신호 지연발생부(100)에서 인가되는 DTACK신호에 따라 상기 데이터 버퍼부(50)에서 출력되는 데이터를 입력받는 마이크로 프로세서(10) 및 임의의 디바이스에서 상기 메모리(40)를 억세스하려고 하는 경우 상기 디바이스를 대신하여 어드레스 신호를 상기 어드레스 버퍼부(30)에 인가하는 카운터(20)으로 구성되어 있다.
또한, 상기 마이크로 프로세서(10)와 카운터(20)에서 인가되는 어드레스 신호를 선택적으로 상기 메모리(40)에 인가하기 위한 시분할 클럭을 반전시켜 상기 마이크로 프로세서(10)의 메모리(40)의 억세스클럭으로 사용하도록 하는 인버트(INV)를 더 포함하여 구성되어 있다.
또한, 상기 어드레스 버퍼부(30)는 상기 인버트(INV)에서 인가되는 반전된 시분할 클럭의 하이상태에서 상기 마이크로 프로세서(10)에서 인가되는 어드레스 신호를 출력하는 제1버퍼(31)와, 상기 시분할 클럭의 하이상태에서 상기 카운터(20)에서 인가되는 어드레스 신호를 출력하는 제2버퍼(32)로 구성되어 있다.
또한, 상기 데이타 버퍼부(50)는 상기 인버트(INV)에서 인가되는 반전된 시분할 클럭이 하이상태일 때 상기 시분할 메모리(40)에서 인가되는 데이터를 상가 마이크로 프로세서(10)에서 인가하는 제3버퍼(51)와, 상기 시분할 클럭의 하이상태일 때 상기 시분할 메모리(40)에서 인가되는 데이터를 상기 카운터(20)에 연결되어 있는 임의의 디바이스에 인가하는 제4버퍼(52)로 구성되어 있다.
또한, 상기 DTACK신호 지연발생부(100)는 상기 시분할 클럭의 인가받아 DTACK신호의 발생여부를 제어하는 제어신호 발생부(120)와, 상기 마이크로 프로세서(10)에서 발생되어지는 메모리 선택신호(CS)을 인가받고 상기 제어신호 발생부(120)에서 발생되어 인가되는 제어신호에 따라 DTACK신호를 발생시키는 DTACK 발생회로(110)으로 구성되어 있다.
상기와 같이 구성되는 본 발명에 따른 시분할 메모리 엑세스 장치의 구성에서 제어신호 발생회로의 구성을 첨부한 제2도를 참조하여 살펴보면 다음과 같다.
제2도는 제1도에 도시된 제어신호 발생회로의 구성도로서, 상기 마이크로 프로세서(10)의 동기신호를 동기신호로 하여 동기신호 입력단에 인가되는 클럭의 주파수에 대해 1/2의 주파수를 갖는 클럭을 데이터로 인가받아 시간지연시켜 출력하는 제1플립플롭(121)과, 상기 제1플립플롭(121)에서 출력되는 신호의 반전신호와 상기 제1플립플롭(121)의 데이터 입력단에 인가되는 클럭의 1/2의 주파수를 갖는 클럭(시분할 클럭의 동일한 클럭)을 인가받아 논리합하여 출력하는 OR게이트(OR) 및 상기 OR게이트(OR)의 출력신호를 반전시키는 제2인버트 게이트(INV2)로 구성되어 있다.
또한, 상기 본 발명에 따른 시분할 메모리 엑세스 장치의 구성에서 DTACK 발생회로의 구성을 첨부한 제3도를 참조하여 살펴보면 다음과 같다.
제3도는 제1도에 도시된 DTACK신호 발생회로의 구성도로서, 상기 제어신호 발생회로(120)에서 출력되는 제어신호를 동기신호로 하여 입력단에 인가되는 일정 양전압(+5V)를 출력하는 제2플립플롭(111)와, 상기 제2플립플롭(111)의 출력신호를 데이터 입력단에 인가받고 상기 제2플립플롭(111)의 동기신호로 사용되는 제어신호의 반전신호를 동기신호로 하여 출력하는 제3플립플롭(112)으로 구성되며, 상기 제2플립플롭(111)과 제3플립플롭(112)의 초기화는 상기 마이크로 프로세서(10)에서 발생되어지는 메모리 선택신호(CS)의 반전신호를 사용한다.
상기와 같이 구성되는 본 발명에 따른 시분한 메모리 엑세스 장치의 바람직한 동작예를 첨부한 제4도를 참조하여 상세히 설명하면 다음과 같다.
제4도는 제1도 내지 제3도에 도시되어 있는 각 부분의 클럭 파형도이다.
우선 제2도에 도시되어 있는 제어 신호 발생회로(120)의 동작을 살펴보면, 제1플립플롭(121)은 마이크로 프로세서(10)에서 사용하는 기준 동기클럭(제4(가)도 참조)을 동기신호로 사용하여 동기신호의 상승에지에서 동작되어 데이터 입력단에 인가되는 기준클럭의 1/2의 주파수를 가지는 클럭(제4(나)도 참조)을 출력시킨다.
상기 제1플립플롭(121)의 출력신호(제4(다)도 참조)의 반전신호(제4(라)도 참조)와 상기 기준클럭의 1/4의 주파수를 가지는 클럭(제4(마)도 참조)을 인가받는 OR게이트(OR)는 논리합 동작을 수행하여 제4(바)도에 도시되어 있는 바와 같은 소정파형의 클럭신호()를 출력하는데, 이때 상기 OR게이트(OR)의 출력신호를 인가받는 제2인버트 게이트(INV2)에서는 제4(사)도에 도시되어 있는 바와 같은 파형의 신호(PCK)를 출력한다.
이때, 상기 제1플립플롭(121)의 데이터 입력단에 인가되는 클럭의 1/2의 주파수를 갖는 클럭은 시분할 클럭으로 사용하는데, 상기 제3도에 도시되어 있는 DTACK신호 발생회로(110)내의 제2플립플롭(111)은 데이터 입력단에 인가되는 하이레벨 신호를 상기 제어신호 발생회로(120)내의 제2인버트 게이트(INV2)에서 출력되는 신호(PCK)를 동기신호로 사용하여 클리어단자에 인가되는 상기 마이크로 프로세서(10)에서 발생되어지는 메모리 선택신호(CS)(제4(자)도 참조)을 반전시킨 제4(차)도와 같은 파형의 신호의 로우레벨 상태에서 정상동작하여 출력한다.
또한, 상기 제2플립플롭(111)에서 출력되는 신호를 데이터 입력단에 인가받는 제3플립플롭(112)은 상기 제어신호 발생회로(120)내의 OR게이트(OR)에서 출력되는 신호()를 동기신호로 사용하여 클리어단자에 인가되는 상기 마이크로 프로세서(10)에서 발생되어지는 메모리 선택신호(CS)의 반전신호(제4(차)도 참조)의 로우레벨 상태에서 정상동작하여 출력한다.
이후, 상기 마이크로 프로세서(10)는 상기 제2플립플롭(111)에서 출력되는 신호의 반전신호(제4(카)도 참조)를 억세스 허가신호로 판단하여 인가되는 데이터를 이전에 발생시킨 어드레스 데이터에 대응하는 데이터로 간주하여 동작한다. 즉, A시점에서 상기 마이크로 프로세서(10)가 메모리 선택신호(CS)를 발생시켜 A시점에서 데이터를 인가받지 못하였다 하더라도 B시점에서 데이터를 인가받을 수 있으며, 상기에서는 설명하지 않았으나 상술한 바와달리 A시점에서 상기 마이크로 프로세서(10)가 메모리 선택신호(CS)를 발생시키고 충분한 데이터 억세스시간이 있는 상황에서는 DTACK신호의 발생시간이 종래와 달리 짧으므로 A시점에서 데이터를 인가받을 수 있다.
이상 설명한 바와 같이, 본 발명은 CPU와 카운터와 같은 다른 메모리 엑세스 장치가 하나의 메모리를 동시에 엑세스할 때 데이터를 정확히 전달할 시간이 부족한 경우라도 안정된 데이터의 전달을 기대할 수 있다.

Claims (5)

  1. 데이터를 억세스 시간에 따라 억세스할 수 있는 메모리와 상기 메모리를 억세스하기 위한 어드레스 신호를 제어신호에 따라 선택적으로 상기 메모리에 인가하기 위한 어드레스 버퍼부와 상기 메모리에서 출력되는 데이터를 인가받아 제어신호에 따라 선택적으로 출력하기 위한 데이터 버퍼부를 구비하고 있는 시분할 메모리 엑세스 장치에 있어서, 상기 어드레스 버퍼부 또는 데이터 버퍼부에서 출력되는 신호를 선택하기 위한 시분할 클럭을 인가받아 억세스 허가신호를 발생시키는 허가신호 발생수단과; 상기 메모리를 억세스하기 위한 어드레스 신호를 상기 어드레스 버퍼부에 인가하고 상기 허가신호 발생수단에서 인가되는 허가신호에 따라 상기 데이터 버퍼부에서 출력되는 데이터를 입력받는 마이크로 프로세서; 및 임의의 디바이스에서 상기 메모리를 억세스하려고 하는 경우 상기 디바이스를 대신하여 어드레스 신호를 상기 어드레스 버퍼부에 인가하는 카운터를 포함하는 것을 특징으로 하는 시분할 메모리 엑세스 장치.
  2. 제1항에 있어서, 상기 허가신호 발생수단은 상기 시분할 클럭을 인가받아 허가신호의 발생여부를 제어하는 제어신호 발생부와; 상기 마이크로 프로세서에서 발생되어지는 메모리 선택신호를 인가받고 상기 제어신호 발생부에서 발생되어 인가되는 제어신호에 따라 허가신호를 발생시키는 허가신호 발생부로 구성되어지는 것을 특징으로 하는 시분할 메모리 엑세스 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어신호 발생부는 상기 마이크로 프로세서의 동기신호를 동기신호로 사용하고 그에따라 동기신호 입력단에 인가되는 클럭의 주파수에 대해 1/2의 주파수를 갖는 클럭을 데이터로 인가받아 시간 지연시켜 출력하는 제1플립플롭과; 상기 제1플립플롭에서 출력되는 신호의 반전신호와 상기 제1플립플롭의 데이터 입력단에 인가되는 클럭의 1/2의 주파수를 갖는 클럭을 인가받아 논리합하여 출력하는 OR게이트(OR); 및 상기 OR게이트의 출력신호를 반전시키는 인버트 게이트로 구성되어지는 것을 특징으로 하는 시분할 메모리 엑세스 장치.
  4. 제1항 또는 제2항에 있어서, 상기 허가신호 발생부는 상기 제어신호 발생부에서 출력되는 제어신호를 동기신호로 하여 입력단에 인가되는 일정 양전압을 지연 출력하는 제2플립플롭과; 상기 제2플립플롭의 출력신호를 데이터 입력단에 인가받고 상기 제2플립플롭의 동기신호로 사용되는 제어신호의 반전신호를 동기신호로 하여 출력하는 제3플립플롭으로 구성되어지는 것을 특징으로 하는 시분할 메모리 엑세스 장치.
  5. 제4항에 있어서, 상기 제2플립플롭과 제3플립플롭의 초기화는 상기 마이크로 프로세서에서 발생되어지는 메모리 선택신호의 반전신호를 사용하는 것을 특징으로 하는 시분할 메모리 엑세스 장치.
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