JPS63257354A - ビットセル同期を用いる多重マスタの単一チャネルバスシステムとマスタステーション - Google Patents

ビットセル同期を用いる多重マスタの単一チャネルバスシステムとマスタステーション

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JPS63257354A
JPS63257354A JP63072153A JP7215388A JPS63257354A JP S63257354 A JPS63257354 A JP S63257354A JP 63072153 A JP63072153 A JP 63072153A JP 7215388 A JP7215388 A JP 7215388A JP S63257354 A JPS63257354 A JP S63257354A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 データフィールドに続いて、一定公称長（ｆｉｘｅｄｎ
ｏｍｉｎａｌ　ｌｅｎｇｔｈ）の一様番号（ｕｎｉｆｏ
ｒｍ　ｎｕｍｂｅｒ）のビットセルの調停フィールド（
ａｒｂｉｔｒａｔｉｏｎ　ｆｉｅｌｄ）を具えるメツセ
ージを用いてお互いに非同期で制御されたマスタステー
ションを用いる多重マスタの単一チャネルバスシステム
に関連し、このバスは主状態（ｄｏｍｉｎａｎｔ　５ｔ
ａｔｅ）と従状態（ｎｏｎ−ｄｏｍｉｎａｎｔｓ　ｔａ
　ｔｅ）を有している。単一チャネルバスシステムは費
用が掛らず、かつ容易に実現できる。このチャネルは単
一導体として、あるいはこれまた反対称に制御された捩
られている導体のペアーとして実現できる。その応用と
しては、車両の制御要素の接続、家庭用電気製品の相互
接続、マイクロコントローラ、メモリ、センサや測定中
の入出力要素および制御装置、その他多くのものの接続
がある。この種のバスシステムは、ニー・キエンケ（Ｕ
、に１ｅｎｃｋｅ）等の論文、［自動直列コントローラ
地域回線ｍ（Ａｕｔｏｍｏｔｉｖｅ　５ｅｒｉａｌ　Ｃ
ｏｎｔｒｏｌｌｅｒ　ＡｒｅａＮｅｔｗｏｒｋ）　Ｊ　
、ニス・ニー・イー（Ｓ、八、Ｅ）、技’ｐＦｒ論文シ
リーズ、Ｎｎ８（ｉ０３９１．国際会議と展示（Ｉｎｋ
。
Ｃｏｎｇｒｅｓｓ　ａｎｄ　Ｅｘｐｏｓｉｔｉｏｎ）、
デトロイト、ミシガン州、アメリカ合衆国、１９８６年
２月２４〜２８日、頁１〜６に記載されている。
調停（ａｒｂｉｔｒａｔｉｏｎ）に対して既知のシステ
ムは例えば結線アンドｉＲ（ｗｉｒｅｄ　ＡＮＤ−ｆｕ
ｎｃｔｉｏｎ）で実現され、その場合論理「ＯＪが主（
ｄｏｍｉｎａｎｔ）であるようなバス信号の主状態に対
するバス信号の従状態を利用している。結線オア機能に
対しては論理「１」が主である。マスタステーションに
よる信号変化の形成と、同じステーションのバスシステ
ムのあり得る合成された変化の検出との間に所与の遅延
の起ることが問題である。マスタステーション毎に次の
ものが存在する。
一局所的に発生された信号変化と、検出可能な合成され
た信号変化（ｒｅｓｕｌｔａｎｔ　ｄｅＬｅｃＬａｂｌ
ｅ　ｓｉｇｎａＪｔｒａｎｓｉｔｉｏｎ）との間の予定
された遅延時間（ｉｎｔｅｎｄｅｄ　ｄｅｌａｙ　ｔｉ
ｍｅ）を蓄積する蓄積要素、〜所与の位置で調停フィー
ルドピントセルを開始する上記の公称長に対応するサイ
クル期間を有するシーケンサ、 一生バス状態への変化の制御の下で蓄積要素の内容によ
って上記のシーケンサをプリセットする第１調整要素（
ｈｒｓｔ　ａｄｊｕｓｔｉｎｇ　ｅｌｅｍｅｎｔ）（１
４８）、である。このように、開始時点で１ビット期間
遅れマスタステーションはもっと早く開始したマスタス
テーションによってそれがあたかも追付かれる（ｃａｔ
ｃｈ　ｕｐ）ことが可能であり、従ってそれらの調停ビ
ットを同時に伝送する。前に述べたように、非同期とは
各ステーションのクロック周波数がほぼ等しいことを意
味するものと理解され、従って一度相互の同期が実現さ
れるとそれは容易に維持できる。他方、この同期が維持
されないステーションがランダムな態様でたまたま同期
外れとなるような程度までクロック周波数は偏移しても
よい。
信号変化の形成とその効果の最終検出の間の遅延はステ
ーションの数によって表わされたようなバス形状（ｂｕ
ｓ　ｃｏｎｆｉｇｕｒａｔｉｏｎ）によって大いに影響
される。すなわち各ステーションは所与の容量（ｃａｐ
ａｃｉ　ｔｙ）を表わしている。もし最後に実現される
べき遅延が不確実であってバス形状が前もって知られて
いないか、あるいは可変でありさえする（ステーション
の数は変り得る）ならば、ステーションはもっと厳しい
許容度要件（ｔｏｌｅｒａｎｃｅ　ｒｅ−ｑｕｉｒｅｍ
ｅｎｔ）を満足しなくてはならぬか、あるいはバス形状
の融通性は低減されなくてはならぬが、あるいは蓄積さ
れた遅延時間は個別化された正しい値に前もって調整さ
れなくてはならぬかのいずれかである。前述のことはコ
ストを増大するかあるいは適用の可能性を低減する。
本発明の目的は予定された遅延時間に対して実際に上記
のシステムで実現されたような遅延時間に取って代るこ
とであり、かくして自動適応と融通性を達成する。本発
明による目的は、主バス状態への別の変化の制御の下で
、少なくとも１つのマスタステーションが関連マスタス
テーションによって伝送されるべきメツセージのデータ
フィールドの間で上記のシーケンサの優勢位置（ｐｒｅ
ｖａｉｌｉｎｇｐｏｓｊ　Ｌｉｏｎ）を上記の蓄積要素
中にロードする第２調整要素（１４０）を具えることに
よって達成される。要求された手段は簡単であり、かつ
どんな外部制御あるいは監視も必要としない。
本発明は、上記のシーケンサが２進カウンタによって形
成され、少なくとも２ビットの幅を有するデータ入力と
、その少なくとも２ビットの幅を有するデータ出力がそ
れぞれ上記の蓄積要素のデータ出力とデータ人力に並列
に接続されているようなハスシステムを使用するマスタ
ステーションにもまた関連している。これは容易に実現
できる費用の掛らない解決法となる。さらに魅力的な特
徴は従属クレームに規定されている。本発明は特に車両
で魅力的に使用できる。ここで各ステーションは次のよ
うなものであり得る。
ボードコンピュータ（ｂｏａｒｄ　ｃｏｍｐｕｔｅｒ）
点火および駆動プロセス用制御要素、 ブレーキ用制御要素、 照明用制御要素、 車両内の環境制御用制御要素、 センサ要素と関連データ提示、 ランプ、ホーンおよび関連信号変換器のような信号要素
。
いくつかの図面を参照して以下本発明の詳細な説明する
。
第１図は従来の技術によるバスシステムの線図を示して
いる。送信ならびに受信が可能である３つのステーショ
ン２０，２２．２４は単一チャネルバス４０に接続され
ている。このためにステーション２０は送信機要素３２
と受信機要素３０を具えている。送信機要素３２は毎回
ビットセルの間隔を充ずピントの送信を可能にしている
。ビットセルは局所クロンク要素によって決定された長
さを有している。この長さは例えば、４，８．１６パル
ス等々の多数のクロックパルスとなっている。実際には
４より小さい数はほとんど起らない。バス４０は主信号
状態と従信号状態を有している。これは基準電位に接続
できる端子３８と抵抗器３６によって示されている。送
信機要素３２の出力インピーダンスは低くて少なくとも
抵抗器３６に対して基準電位から偏っている信号状態で
あることが仮定されている。その場合、もし他の信号状
態に関連した出力インピーダンスが高いなら信号状態は
主である。抵抗器３６はステーションの内部電子回路に
よってまた形成することができる。
受信モードでのみ動作で、きる２つのステーション２６
．２８がまた存在する。このために、ステーション２６
は受信機要素３４を具えている。所与の実現において、
双方向に動作するステーションのみが存在しよう。
第２図は引用された参照文献で公表されたメツセージ形
式を示している。予定されたバス信号状態はライン５０
によって与えられている。フレームは開始ビット５２に
よって始まる。多くの場合、このビットは別のビットの
長さから偏っている長さを有しているが、この実施例で
はすべてのビットは通常同じ長さを有している。開始ビ
ットには調停フィールド５４が続く。このフィールドは
すべてのステーションに対して一様である多数のビット
を具えているが、しかし数自体は任意である。調停はソ
ース識別番号（ｓｏｕｒｃｅ　１ｄｅｎｔｉｔｙ　ｎｕ
ｍｂｅｒ）に基いて行うことができる。各マスタステー
ションはそれ自身の番号を有し、これはすべての他のマ
スタステーションのものから偏っている。ソース識別番
号の伝送は開始ビットのあとで始まる。非対応ビット（
ｎｏｎ−ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ｂｉｔ）の場合
には、主バス状態に対応するビットは「ウィン（ｗｉｎ
）　Ｊである。それ自身の識別番号と実現されたバス状
態との間の差異を検出する各ステーションはその識別番
号の（任意の）別のビットの伝送を直ちに中断し、調停
が［ロスト（ｌｏｓｔ）Ｊと考える。このように好まし
い調停番号（ａｒｂｉｔｒａｔｉｏｎ　ｎｕｍｂｅｒ）
がすべての環境の下でウィンされよう。かくして、調停
フィールドに続いて１つのマスタステーションのみが存
在しよう。原理的に調停は宛先選別番号（ｄｅｓｔｉｎ
ａｔｉｏｎ　１ｄｅｎｔｉｔｙ　ｎｕｍｂｅｒ）に基づ
いて実行できる。その場合には、各マスタステーション
が唯一のステーションとしてメツセージの一部分に伝送
できることを保証するようなステップが取られなくては
ならない。そのようなステップは、−各マスタステーシ
ョンがそれ自身のスレープスデータジンを有しており、
調停結果は常に明白である、 −もつと高いレヘルにおいて、少なくとも所与の環境（
例えば一般リセット信号のあと）では未決定な調停が除
外されるようなステップが取られている。
この場合、調停フィールドは再び一定長を有している。
ステーションがバスに沿うその位置によって決定された
ような物理アドレスを有することにまた注意すべきであ
る。代案として、演算が関連ステーションの物理位置に
無関係であるような機能アドレスが存在しよう。
メツセージ形式はまた次のものを含んでいる。
−制御フィールド５６゜これは例えはバイトあるいは別
の方法で測定されたメツセージの長さを示している。
一データフィールド５８゜データの内容は予定された宛
先ステーションのアドレス（あるいは、いわゆる全アド
レス（放送（ｂｒｏａｄｃａｓｔ　）　）　、あるいは
宛先ステーションで使われるべき状態であろう。
後者の情報は制御情報ならびに「実（ｒｅａｌ）　Ｊデ
ータに関連しよう。
一エラー保護フィールド（ｅｒｒｏｒ　ｐｒｏｔｅｃｔ
ｉｏｎ　ｆｉｅｌｄ）６００　これは例えばＣＲＣ−符
号、ハミング符号あるいは他のものを用いている。
一確認フイールド（ａｃｋｎｏｗｌｅｄｇｅ　ｆｉｅｌ
ｄ）６２　、このフィールドはマスタステーションが従
バス状態に対応する信号を確実に伝送するセクションを
具えている。このセクションの間に受信機ステーション
は確認ビットを送ることができる。本例では、確認フィ
ールドは２つの標準ビットセルの長さを有している。メ
ツセージの終了（ＥＯＭ）を示す点線６４まで確認フィ
ールドに間隔が続く。この間隔の長さはステーションに
よる確認フィールドの送信と受信の間の予期された許容
度によって決定される。引続いて、次のメツセージが始
まる（同じマスタステーションあるいは他のマスタステ
ーションによって）。
任意の値を有する第２図のビットは対角線ストローク（
ｄｉａｇｏｎａｌ　５ｔｒｏｋｅ）によって与えられる
。
他のビット（開始ビット、確認ビットおよびメツセージ
を越える信号状態）はすべてのステーションに与えられ
た値を常に持っている。信号変化の上昇時間は実際には
有限である。受信機要素３０゜３４および他のものは「
０」状態と「１」状態の間を区別する州別要素（ｄｉｓ
ｃｒｉｍｉｎａｔｉｏｎ　ｅｌｅｍｅｎｔ）を具えてい
る。その結果は、所与のレベル以上で「ｌ」、所与の他
のレベル以下で「０」である。
中間領域では結果は不確定であり、１つのステーション
の反作用は他のものと異なるであろう。信号縁部の有限
な上昇時間に関連して、このことはマスタステージジン
によって形成された信号変化（例えば送信機要素３２を
介して）が−遅延時間の後でのみステーションによって
検出できる（受信機要素３０を介して）ことを意味して
いる。この遅延時間はとりわけバス４０に接続されたス
テーションの数によって決定される。と言うのは、各ス
テーションが所与の容量を表わしているからである。
送信ステーションの新しい信号は新しい状態でマスタさ
れないことが仮定されている。と言うのはこの新しい信
号が従であるからである。
同様に、ステーション２０によって形成された信号は所
与の遅延のあとでのみ他の受信ステーションで検出され
る。バス容量によって決定されたような遅延は送信ステ
ーションそれ自身のものと同じである。バス中の通過時
間に関して、遅延時間は異なるであろう。種々のステー
ションの州別レベルの拡がりによって同じことがまた起
り得る。
多くの場合にこれらの拡がり効果（ｓｐｒｅａｄｉｎｇ
　ｅｆｆｅｃｔ）は制限され、遅延の主要部分はバス容
量によって決定される。説明された遅延は、干渉の受は
易さが減少されると言う利点をまた有している。
第３図はバスの制御に関連するステーションのブロック
図を示している。この回路はまた例えは種々の会社で作
られた８０５１，８０９６．６８０００マイクロコント
ローラのような多くのタイプのマイクロコントローラに
適用される。
ライン７２は送信機要素３２に接続され、ライン７４は
受信機要素３０に接続されている。接続の他の側はホス
トマイクロコントローラを予定している。
発振器８８は水晶Ｘｌ、　Ｘ２との接続と、ホストに対
する出力ＣＬＫＯＵＴを具えている。要素８６はビット
クロック信号（ＢＣＬに）を形成する割算器である（ビ
ットセル毎に１より大きい一定数）。割算因数はレジス
タブロック１０６（別々に示されていない）中のレジス
タの内容によって決定されている。ビットクロックカウ
ンタ８４はピントセル毎のピットクロック信号の数を計
数し、状態シーケンサ８２、ビットカウンタ８０および
ビットタイム制御論理７６に時間信号を印加する。ビッ
トタイム制御論理７６はＢｕｓ［／ｆ３１Ｊｓ　０ｔｌ
Ｔ信号を処理し、今後詳細に説明されよう。さらに、例
えば同し情報値を有する５ビットの後で毎回反対の値の
１ビットが挿入されるように、データストリームを自己
同期するのみに役立つスタッフビット（ｓｔｕｆｆｉｎ
ｇ　ｂｆｔ）をそれは形成することができる。エラー検
出要素７日はもし必要ならＣＲＣ情報やスタッフビット
のエラー、および他のエラーの検出用の論理を具えてい
る。直／並列変換器９０はシフトレジスタとして作用し
、かつ直列バス４０と内部並列バス９６の間の中間要素
を形成する。受信マスタ要素９２は受信されたメツセー
ジを検出し、かつそれに応じてユーザインターフェース
論理９４を介してホストに中断信号■「を印加する。レ
ジスタブロック１０６に蓄積された情報に基づいて異な
るマスタが可能である。ユーザーインターフェース論理
９４はホストと種々の信号を通過し、それは例えば、中
断信号ＩＮＴ　　、中断確認信号ＩＮＴＡＣに、（レジ
スタに対する）読取り／書き込み制御信号ｗ−］四、非
・読取り／データ確認信号Ｔ−ＤＴＡＣＫ　（ラインは
デュアル機能を有する）、チップ選択信号ｃｓ、　”Ｉ
ｉよび３つの最上値アドレスビット（ｍｏｓＬ　５１ｇ
ｎ１ｆｉｃａｎｔ　ａｄｄｒｅｓｓ　ｂｉｔ）八〇　”
・Ａ　２のようなものである。
送信機バッファ１０４は完全なメツセージが送信される
場所を提供している。このメツセージはデータバス１１
４を介してホストにより供給されている。実際の伝送に
対する制御指令は（要素９０，７６゜３２を介して）引
続いて発出される。送信機バッファはバイトがそこで書
込み／読取りされる場合に毎回正しく適応されるアドレ
スポインタを通してアドレスされる。リセッティングは
制御信号の制御の下で可能であり、すなわち「メツセー
ジを送れＪあるいはもしステータスビット［バッファ空
きｊがセットされるならばそうである。
受信されたメツセージは受信機バッファｌｏｏ＋１０２
に一時的に蓄積される。それらは読取りモードと書込み
モードで交互に動作する。アドレシングは調整可能なポ
インタによって実行される。受信機バッファがフルであ
るかあるいは指令「受信機バッファをエネーブルせよ」
が与えられる場合、関連ポインタはリセットされる。要
素９８．９９はデマルチプレクサ／マルチプレクサベア
である。
要素１０Ｂは通常のスキャンテストあるいはＬＳＳＤシ
ステムに従ってテストモードを制御する。要素１１０は
種々の要素のりセツティングを制御する。
簡単化のために、特に要素７６で実現されるビットレベ
ルにおける同期に関する限り、本発明にとって余り重要
でない第３図のそのような要素の詳細な説明は省略され
よう。ブロック７０へ／からの別の接続は、データＤＯ
−Ｄ７　、テストＴＥＳＴ、リセットＲＥＳＥＴ　、お
よび電源電圧νＤＤ、νＳＳである。
第４図は第３図のブロック７６のビット同期の具体化を
示している。この回路は３ビットの幅を有するレジスタ
１３２を具えている。その情報は４ビットカウンタ１３
０の３つの最少桁位ビット（ＬＳＢ）位置に印加される
。その３つの最少桁位ビット位置はアンドゲート１３Ｂ
とオアゲート３４を介して再びレジスタ１３２に印加で
きる。カウンタ１３０の全計数（ｆｕｌｌ　ｃｏｕｎｔ
）はラインの束１６６上に現われる。残りの回路はアン
ドゲート１３６．１４８．１６０．１６４と、反転入力
を具えるアンドゲート１３８．１４０およびオアゲート
１３４．１５０．１７４を具えている。ここでアンドゲ
ート１４８は第１調整要素と呼ばれ、アントゲ−）　１
４０は第２調整要素と呼ばれている。
この回路は以下のように動作する。初期状態において、
レジスタ１３２はプログラムの制御の下でロードされる
。ライン１６８上の信号は高く、従ってゲート１３６は
ライン１７０上の３ビット信号を導通でき、これはオア
ゲート１３４を介してレジスタ１３２に印加される。端
子ＬＤ上の負荷制御信号はブロック１７６によって記号
的に示されたプログラムによって形成される。負荷制御
信号はオアゲート１７４を介してレジスタ１３２に達す
る。レジスタ１３２の内容がカウンタ１３０にロードで
きるがその逆であるかを保証するステ・ンプがまた取ら
れている。もしオアゲート１５０が論理「１」を出力す
るなら、カウンタ１３０は（ライン１５６によって示さ
れた）バス上の負に向う信号／状態縁部（ｎｅｇａｔｉ
ｖｅ−ｇｏｆｎｇ　５ｉ（Ｈｎａｌ　／５ｔａｔｅ　ｅ
ｄｇｅ）の制御の下でロードされる。これは以下の２つ
の状態の１つで起るｑ−調停フェーズ（ａｒｂｉｔｒａ
ｔｉｏｎ　ｐｈａｓｅ）が実行される。開始ピット（フ
ィールド５２の開始点における最初に負に向う信号変化
）の制御の下、および従バス吠態から主バス状態への信
号変化を含む引続く任意の調停ピットセルの制御の下で
ローディングが起るか、 −あるいは、関連ステーションが受信機モードで動作し
、従ってそれはスレーブステーションとして作用するか
のいずれかである（再びバス状態信号の負に向う縁部で
）。もし必要なら、ローディングの第２の方法は省略で
きる。
さらに、カウンタ１３０は第３図のピットカウンタ要素
８０によって供給されたピットクロック信号を計数する
。例えば全計数１１１１＝１５のようなカウンタの所与
の位置は多分適当な復号器を介して次のピットの伝送用
の制御信号を形成する。もちろんそのような伝送は送信
モードのみで起こる。アンドゲート１６４はカウンタ１
３０のすべての出力信号を結合する。このゲートの出力
信号はアンドゲート１６０を介してバス状態信号「空き
（ｉｄｌｅ）　Ｊ（バスは使用されていない）と結合さ
れる。ゲート１６０の出力信号はエネーブル入力ｎ（反
転された値は能動）に印加される。するとカウンタは停
止する。他のすべての状態ではカウンタ】３０は計数を
続ける。「空きＪ信号はもしメツセージの終了（第２図
のライン６４）のあとで新しいＯｎ始ピントが現われな
いなら形成され、そしてステーションそれ自身は新しい
メツセージをまた開始しない。
既に説明されたように、レジスタ１３２は初期フェーズ
の最初の場所でロードされる。さらに、アンドゲート１
４０が論理「１」を供給する場合に毎回それはロードさ
れる。これは以下の結合された制御の下で実現される。
すなわち、 −ライン１４２（ライン１５６と同じ）上のバス状態信
号の負に向う信号縁部、 一ステーションそれ自身によって形成された、ライン１
４４上の送信機信号、 −どんな調停信号も実行されなかったことを示す信号（
ライン１４６）。前の信号と組合せて、これは関連ステ
ージジンが調停をウィンしてしまったことを意味してい
る。
するとレジスタ１３２の内容は、バス上の信号変化の伝
送と、そのステーションを明示するために関連ステーシ
ョンがこの変化を予期する時点との間の（ピットクロッ
ク単位で測定した）遅延を示す。もし他のステーション
が受信すべき信号変化を速かに実現するか、あるいは信
号変化がマスタされるならこの予期は真になる必要はな
い。
これに関して、第５図はいくつかの波形を示している。
第１の曲線は（主値（ｄｏｍｉｎａｎｔ　ｖａｌｕｅ）
の）開始ビットを送信するステーションの出力信号を表
わしている。第２ステーシヨンがバス状態の変化をまだ
検出しない限り、この第２ステーシヨンはそれ自身の開
始ビットで始めることができる。第２ステーシヨンの出
力信号は第２の曲線によって示され、ピットセルの長さ
は同じであると仮定され、それは点線においてのみ終了
しよう。
第３の曲線はステーション、すなわち第１ステージジン
ならびに第２ステーシヨンによって受信された信号を表
わしている。負に向う縁部が検出されると、第１ステー
シヨンはその送信機カウンタ１３０をロードする。以前
の調整操作の間に実現されたプリセツティングの結果と
して、これは正確にその時点で優勢な計数であり、従っ
てローディングは観念上の操作（ｎｏｔｉｏｎａｌ　ｏ
ｐｅｒａｔｉｏｎ）である。すると第２ステーシヨンは
またその送信機カウンタ１３０をロードする。その結果
、その時点がら送信機カウンタは同期され、かつピット
セルは非中断ラインによって示された第２ステーシヨン
に対してまた終了される。さらに、引続くビットセルで
すべてのロード操作は双方のステーションに対して観念
上のものである。この同期の結果、バスに対する質問時
点（ｉｎｔｅｒｒｏｇａｔｉｏｎ　１ｎｓｔａｎｔ）は
双方のステーションでまた同期され（以下を見よ）、従
って許容度効果および妨害は小さい。遅延は実際にすべ
てのケースで２分の１ビットセルより小さく、従ってレ
ジスタ１３２の容量は事実３ビットのみである必要があ
る。さらに、レジスタ１３２の内容は測定された実際の
遅延に対応する正しい値に再調整されるから、上記の効
果はさらに減少されさえする。各ステーションの操作に
おける許容度はもっと容易に許容できるから、従ってコ
ストは低減される。バス形態の修正もまた容易に受は入
れることができる。
第４ａ図は受信機カウンタ１７２を示している。このカ
ウンタは入力１５８上でビットクロック信号を受信し、
かつ連続的に計数する。バス状態の任意の変化（正に向
う縁部および負に向う縁部）に応じて、リセットパルス
がリセット人力Ｒ５で受信される。例えば１０００＝８
のような所与のカウンタ位置はバスの質問（ｉｎｔｅｒ
ｒｏｇａｔｉｏｎ）を制御する。リセッティングはまた
送信と質問操作を同期する。
第３図に示された具体化はまた異ってもよい。
例えば、２進カウンタ１３０の代りにワンアウトオブｎ
（１−ｏｕｔ−ｏｆ−ｎ）カウンタとして動作するシフ
トレジスタもまた使用できる。さらに、所与の条件に従
って２つのカウンタは結合してもよい。
（要　約） データフィールドに続く調停フィールドからなるメツセ
ージが単一チャネルバス中を循環する。
このステーションは局所的に形成された信号変化と検出
可能な合成された信号変化の間の予定された遅延時間の
蓄積要素を具えている。このステーションはまた連続ビ
ットセルの連続シーケンサを具えている。信号変化が検
出されると、シーケンサは蓄積要素の位置でロードされ
、従ってそれらは同期化される。送信操作の場合には、
遅延要素の内容をアップデートするように遅延が測定さ
れる。
【図面の簡単な説明】
第１図はバスシステムの線図を示し、 第２図はメツセージ形式を示し、 第３図はバスへの適応に関するステーションのブロック
図を示し、 第４図はビット同期論理を具体化したものを示し、 第４ａ図は受信機カウンタを示し、 第５図はいくつかの波形を示している。 ２０、２２．２４．２６．２８・・・ステーション３０
、３４・・・受信機要素　　３２・・・送信機要素３６
・・・抵抗器　　　　　　３８・・・端子４０・・・単
一チャネルバスあるいは直列バス５０・・・ライン　　
　　　　５２・・・開始ビット５４・・・調停フィール
ド　　５６・・・制御フィールド５８・・・データフィ
ールド　６０・・・エラー保護フィールド６２・・・確
認フィールド　　６４・・・点線あるいはライン７０・
・・ブロック　　　　　７２．７４・・・ライン７６・
・・ビットタイム制御論理あるいはブロック７８・・・
エラー検出要素　　８０・・・ビットカウンタ要素８２
・・・状態シーケンサ ８４・・・ビットクロックカウンタ ８６・・・割算器あるいは要素あるいはビット速度発生
器 ８８・・・発振器　　　　　　９０・・・直／並列変換
器９２・・・受信マスタ要素 ９４・・・ユーザインターフェース論理あるいは要素９
６・・・内部並列バス ９８、９９・・・デマルチプレクサ／マルチプレクサペ
ア１００、１０２・・・受信機バッファー１０４・・・
送信機バッファー１０６・・・レジスタブロック１０８
・・・テスト制御要素 １１０・・・リセット制御要素１１２・・・電源線１１
４・・・データバス １３０・・・（送信ａ）カウンタ １３２・・・レジスタ

Claims (1)

  1. 【特許請求の範囲】 １、データフィールドに続いて、一定公称長の一様番号
    のビットセルの調停フィールドを具えるメッセージを用
    いてお互いに非同期で制御されたマスタステーションを
    用いる多重マスタの単一チャネルバスシステムであって
    、概バスは主状態と従状態を有し、マスタステーション
    毎に、 局所的に発生された信号変化と検出可能な 合成された信号変化との間の予定された遅延時間を蓄積
    する蓄積要素、 所与の位置で調停フィールドビットセルを 開始する上記の公称長に対応するサイクリック期間を有
    するシーケンサ、 主バス状態への変化の制御の下で蓄積要素 の内容によって上記のシーケンサをプリセットする第１
    調整要素（１４８）、 を備えるものにおいて、 主バス状態への別の変化の制御の下で、少 なくとも１つのマスタステーションが関連マスタステー
    ションによって伝送されるべきメッセージのデータフィ
    ールドの間で上記のシーケンサの優勢位置を上記の蓄積
    要素中にロードする第２調整要素（１４０）を具えるこ
    とを特徴とする単一チャネルバスシステム。 ２、上記のシーケンサが２進カウンタによって形成され
    、少なくとも２ビットの幅を有するデータ入力と、その
    少なくとも２ビットの幅を有するデータ出力がそれぞれ
    上記の蓄積要素のデータ出力とデータ入力に並列に接続
    されていることを特徴とする請求項１記載の単一チャネ
    ルバスシステムに使用するマスタステーション。 ３、スレーブ状態において、再び主バス状態への変化の
    制御の下で、上記のカウンタがまた蓄積要素の内容でプ
    リセットできることを特徴とする請求項２記載のマスタ
    ステーション。
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