JPH0338763A - シリアル・インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル・インタフェース回路、特に、マイク
ロコンピュータに内蔵され、装置内のＩＣ間のシリアル
データの転送を、シリアルクロックラインとシリアルデ
ータパスラインの２本のラインによって行なうクロック
同期型のシリアル・インタフェース回路に関する。

〔従来の技術〕

従来の技術としては、例えば、特開昭６３−６１３５６
号公報記載のシリアル・インタフェース回路がある。

従来のシリアル・インタフェース回路は、シリアル・ク
ロックＳＣＫに同期したシリアルデータと、それに先行
するシリアルデータ・ライン（以下ＳＤラインという〉
の変化によるシリアルデータの種別を判別するための信
号（コマンド信号とバス・リリース信号〉によって、マ
スクマイコンとスレーブマイコンとの間のシリアル・デ
ータ通信を行なうものがある。

従来のシリアル・インタフェース回路について図面を参
照して詳細に説明する。

第６図は従来のシリアル・インタフェース回路の一例を
動作を説明するためのタイムチャートである。

バス・リリース信号は、シリアル・クロックＳＣＫがハ
イ状態に安定している時に、ＳＤラインがロウからハイ
に変化したこと（立上りエツジ）をいう。

このバス・リリース信号は、マイコンが出力し、この信
号によって１つのマスクマイコンから１つのスレーブマ
イコンに対するシルアルデータ転送が終了し、シリアル
データバスの占有状態が解除されたことが示される。

コマンド信号は、シリアル・クロックＳＣＫラインがハ
イに安定した状態でＳＤラインがハイからロウに変化し
たことく立下りエツジ〉をいう。

この信号は、マスクマイコンが出力し、この信号に続く
８ビツトのデータが、マスクマイコンからスレーブＩＣ
に対するコマンド（命令コード）であることを示す。

ただし・、バス・リリース信号に引続くコマンド信号は
特別な意味を有しており、この場合の８ビツトデータは
スレーブＩＣのアドレス（３１！択コード〉であること
を示す。

ここで、マスクマイコンは、シリアル・クロックＳＣＫ
と、バス・リリース信号およびコマンド信号に続くアド
レス・コードとコマンド信号に続くコマンドコードを出
力する。

一方、スレーブデバイスは、マスクマイコンの出力する
アドレスコードによって選択され、コマンドコードによ
って指示されたシリアル・クロックＳＣＫに同期してシ
リアルデータの転送を行なう。

〔発明が解決しようとする課題〕

上述した従来のシリアル・インタフェース回路は、ある
特定のマイコンがマスクとなり、他のすべてのＩＣはス
レーブとなるシングルマスクシステムには効率がよいが
、複数のマイコンがシリアルクロックラインとシリアル
データラインに接続された場合、複数のマイコンが同時
にマスクになろうとした時の競合を解決する手段を有さ
ないため、マルチシステムの実現が困難であるという欠
点があった。

５− 一方、シリアルクロックラインとシリアルブタラインの
２本のラインで、マルチ・マスク・システムを実現した
Ｉ２Ｃバス（Ｉｎｔｅｒｎａｌ／ＩＣバス）が特開昭５
７−１０６２６２号公報に開示されている。これは、ク
ロックラインの同期をとるために、クロックラインとク
ロックを出力するバッファがＮｃｈオープンドレーン・
トランジスタとなっている。

このため、クロックラインのスイッチング速度は、そこ
に接続される負荷抵抗に依存し、バッファでクロック供
給する場合に比ベシリアルデタ　転送の速度が遅くなる
という欠点があった。

〔課題を解決するための手段〕

本発明のシリアル・インタフェース回路は、複数のマイ
クロコンピュータ間を１本のクロックラインおよび１本
のデータラインで接続し、前記マイクロコンピュータに
は前記クロックラインと非同期側に前記データラインに
立上りエツジを有する第１の信号と立下りエツジを有す
る第２の信号を進出および検出する回路と、シリアルク
ロック６一 を生成するシリアル・クロック生成回路と、前記シリア
ル・クロックを前記クロックラインに出力するためのト
ライステートバッファと、前記シリアルクロックにより
シフト動作を行なうシフトレジスタと、前記シフトレジ
スタの出力を前記ブタラインに出力するための出力トラ
ンジスタとを設け、前記第１と第２の信号に続いて前記
クロックラインに同期して転送される前記データライン
上のデータをアドレスコードとして認識するシリアル・
インタフェース回路において、前記シフトレジスタにシ
フト動作をさせるとともに前記シリアルクロックをクロ
ックラインに送出することを禁止して前記第１と第２の
信号を生成させ前記第２の信号からこれに続く前記第１
の信号までの第１の時間と、これに続く前記第２の信号
までの第２の時間を検出する手段を設け、前記第１の時
間と前記第２の時間で定まる信号パターンを前記マイク
ロコンピュータに固有に割り付け゛ることによって前記
複数のマイクロコンピュータのうちどのマイクロコンピ
ュータがマスクとなって、アドレスコード転送に続くシ
リアルデータ転送を行なうかを決定するようにしたもの
である。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すプロ・ンク図であ
る。

第１図に示すシリアル・インタフェース回路は、マイク
ロコンピュータ１に内蔵され、シリアル・クロックＳＣ
ＫとＳＤラインによってマイクロコンピュータ２．スレ
ーブＩＣ３と接続されている。

マイクロコンピュータ２には、マイクロコンピュータ１
と同じシリアル・インタフェース回路が内蔵されている
。

シフトレジスタ９は、ＳＯクラッチ０とＮｃｈのオープ
ンドレーンの出力トランジスタ１１を通して、シリアル
・クロック生成回路５の出力の立下りに同期してＳＤラ
インにデータを出力し、ＳＯクラッチ０はシフトレジス
タ９の出力を反転してラッチする。ＳＯクラッチ０はプ
ログラムによってもセット、リセットすることができる
。

シリアル・クロック・ソース選択回路４は、シリアル・
クロックＳ　ＣＫ端子からの入力とマイクロコンピュー
タ１内部のりＵツクのいづれかを゛、シリアル・クロッ
ク生成回路５に供給するかを選択する回路である。

シリアル・クロック生成回路５は、シリアル・データ転
送に必要な同期クロックを生成する回路である。

シリアル・クロック・マスク・フラグ７は、ソフトウェ
アによってセット／クリアできるフラグで、シリアル・
インタフェース回路内部で生成されたシリアル・クロッ
クをシリアル・クロックＳＣＫラインに送出するかどう
かを切り替えるフラグである。

コマンド／バスリリース信号検出回路８は、シリアル・
クロックＳＣＫラインとＳＤラインの信号状態から２種
類の信号を検出する回路であり、この出力はプログラム
によって読み出すことがで＝９− きる。

カウンタ１２は、コマンド信号からバスリリース信号ま
での時間間隔をカウントし、カウント結果はプログラム
によって読み出すことができる。

カウンタ１２は、シリアルデータ転送のスタート指示で
クリアされるものとする。

次に、動作について説明する。

第２図は第１図に示すシリアル・インタフェース回路の
ＳＤライン上の信号パターンを示すタイムチャートであ
る。

あらかじめマイコン毎に信号パターンを決めておき、信
号パターン送出後のカウンタ１２のカウント値を読み出
すことによって、ＳＤライン上に実際に出力された信号
パターンを検出し、マスクを決定する。

アドレス送出信号パターンの出力は、まずバスリリース
信号をテストすることによって、以前のシリアル転送の
終了を確認後シリアル・クロック・マスタ・フラグ７を
ロウレベル（マスタモード）にプログラムで設定し、シ
フトレジスタ９に　０ そのマイコン固有の信号パターン〈例えば、０１１１１
１１０Ｂ）を設定して、シリアル転送をスタートさせる
。

これにより、シフトレジスタ９に設定されたブタがＳＤ
ラインに送出され、そのマイコン固有の信号パターンが
ＳＤライン上に出力される。

この時、競合がなければ、ＳＤライン上の信号パターン
は、このマイクロコンピュータ１が出力した通りの信号
パターンとなり、カウンタ１２のカウント値もあらかじ
め予期された値となる。

このカウンタ１２の値をプログラムで読み出し、期待値
と比較して一致することを確認することで競合が発生せ
ず、マイクロコンピュータ１がマスクマイコンとなった
ことを認知することができる。

従って、シリアル・クロック・マスク・フラグ７をプロ
グラムにより書き換える（非マスクモト）ことによって
、シリアルデータ（まずアドレスデータ）の送出が可能
となる。以後のシリアルデータ転送は既知の通りである
。

第３図は競合が発生した場合の動作を示すタイムチャー
トである。

マイクロコンピュータ１は、第２図と同じ信号パターン
（０１１１，１１１０Ｂ）を出力している。

これに対して、マイクロコンピュータ２は別の信号パタ
ーン（シフトレジスタに００１１１１１０Ｂを書き込ん
だ信号パターン）を出力している。

この結果、信号パターン送出後のカウンタ１２のカウン
ト値は期待値と異なるため、カウント値を読み出すこと
によって、マイクロコンピュータ１はマスクマイコンと
なれなかったことを認知することができる。

そこで、マイクロコンピュータ１は、プログラムによっ
てＳＯラッチ１０をクリアすることによって出力トラン
ジスタ１１をオフし、ＳＯラインへの出力をハイレベル
とする。

ＳＤライン上の信号は、マイクロコンピュータ１とマイ
クロコンピュータ２の両方の出力トランジスタ１１がオ
フした時、ロウレベルからハイレベルに変化し、バスリ
リース信号となる。

この結果、マイクロコンピュータ１とマイクロコンピュ
ータ２は、信号パターン送出に再度トライすることがで
きる。

この時、装置内の取り決めとして、マイクロコンピュー
タ１とマイクロコンピュータ２が次に信号パターンを送
出するまでの時間を変えて決めておけば、次の信号パタ
ーン送出では、マスクとなるマイコンを決定することが
できる。

第４図は本発明の第２の実施例を示すブロック図である
。

第４図に示すシリアル・インタフェース回路は、コンパ
レータ１４はレジスタ１５とシフトレジスタ９の値を比
較し、一致していれば一致信号を出力する。

レジスタ１５は、プログラムにより書き込めるシフトレ
ジスタ９と同じビット長のレジスタである。

マスタ／スレーブ切換えフラグ１６は、マイク　３− ロコンピュータ１のシリアル・インタフェース回路の動
作モードを、マスタモードとスレーブモト（ハイレベル
でマスタモード、ロウレベルでスレーブモード）に切り
換えるフラグである。

マスタ／スレーブ切換えフラグ１６がマスタモードの時
は、シリアル・クロック・ソース選択回路４は内部クロ
ックを選択する。

マスタ／スレーブ切換えフラグ１６がスレーブモードの
時は、シリアル・クロック・ソース選択回路４はシリア
ル・クロックＳＣＫラインからの入力クロックを選択す
る。

また、マスタ／スレーブ切換えフラグ１６がスレーブモ
ードでかつ、コマンド／バスリリ□−ス信号検出回路８
がコマンド信号の検出を出力している時、ＳＯラッチ１
０をクリアするように構成されている。

マスタ／スレーブ切換えフラグ１６は、プログラムによ
りリードライトできるとともに、コンパレータ１４の非
一致出力により自動的にクリアされ、スレーブモードに
なる。

　４− このクリア動作は、シリアル・クロック・マスク・フラ
グ７がマスタモードの時、シリアル・クロック生成回路
５が出力する、シフトレジスタ９のビット数以上のクロ
ックパルスに行なわれる。

第２の実施例のシフトレジスタ９に第１の実施例のカウ
ンタ１２の機能を果させようとするものである。

すなわち、シフトレジスタ９は第１の実施例でカウンタ
１２のカウントクロックがシリアルクロックと同じであ
った場合と等価な働きをするものである。

シフトレジスタ９には、シリアル・クロック生成回路５
の出力するクロックパルスの立上りに同期してＳＤライ
ンに出力された信号パターンはそのままシフトレジスタ
９にラッチされる。

レジスタ１５にあらかじめシフトレジスタ９に書き込ん
だデータと同じデータを書き込んでおけば、信号パター
ン送出後にコンパレータ１４の出力をプログラムでテス
トすれば、マイクロコンピュータ１がマスクになれたこ
とを認知できる。

次に動作を説明する。

まず、信号パターン送出に先立ってシリアル・クロック
・マスタ・フラグ７はマスタモード、マスタ／スレーブ
切換えフラグ１６はマスタモードにプログラムで設定す
る。

次に、レジスタ１５とシフトレジスタ９に、マイクロコ
ンピュータ１に固有の信号パターンを作るためのデータ
（例えば０１１１１１１０Ｂ）を書き込む。

そこで、シリアル・データ転送をスタートさせると、シ
リアル・クロック生成回路５の出力するクロックパルス
翫の立下りに同期して、ＳＤラインには信号パターンが
送出される。

この時、競合が発生していないとすると、シフトレジス
タ９にラッチされるデータは、レジスタ１５の値と等し
くなる。従って、シフト動作が終了した後、シリアル・
クロック生成回路５から出力されるクロックに同期した
時点でのコンパシタ１４は一致出力となっており、マス
タ／スーブ切換えフラグ１６はクリアされず、マスタモ
ードのままとなる。

信号パターン送出後にコンパレータ１４の出力またはマ
スタ／スレーブ切換えフラグ１６をテストすれば、マイ
クロコンピュータ１はマスクとなれたことが認知できる
。

続いて、シリアル・クロック・マスタ・フラグ７を非マ
スタモードに書き換えれば、アドレス送出にともなうシ
リアルデータ転送を開始することができる。

第５図は第４図に示すシリアル・インフッニス回路で競
合が発生した場合の動作を説明するためのタイムチャー
トである。

競合が発生すると、ＳＤライン上の信号パタンはマイク
ロコンピュータ１が送出した信号パターンとは別の値と
なる。

このため、信号パターン送出後には、コンパレータ１４
は非一致出力となっている。

従って、シフトレジスタのビット長を８ビツトとすると
、シフト動作に続く９発目のシフトクロックに同期して
、コマンド／バスリリース信号　７− 検出回路８はスレーブモードにクリアされる。

この時、コマンド／バスリリース信号検出回路８は、コ
マンド信号の検出（ロウレベル〉を出力しているので、
ＳＯクラッチ０はクリアされ、出力トランジスタ１１は
オフし、バスを解放する。

また、シリアル・クロック・ソース選択回路４は、シリ
アル・クロックＳ、ＣＫ端子からの入力を選択するので
、マイクロコンピュータ２が競合に勝った場合は、ただ
ちにマイクロ１コンピユータ２が送出するアドレスコー
ドを受信することができる。

特に、信号パターンを送出するためのデータとマイクロ
コンピュータｌのスレーブモート時のアドレスコードを
一致させておけば、マイクロコンピュータ１のアドレス
コードを受信した時だけ割り込みを発生させることがで
きる。

マイクロコンピュータ１とともにマイクロコンピュータ
２も競合に勝てなかった場合（第５図のような場合）に
は、両方のマイコンの出力トランジスタ１１がオフする
ので、ＳＤライン上のデー　８ タはロウからハイに立上り、バス・リリース信号となる
。

従って、このバス・リリース信号を検出して、マイクロ
コンピュータ１とマイクロコンピュータ２は、再度信号
パターンの送出にトライすることができる。

本実施例は、競合に負けたマイコンがスレーブモードと
なるタイミングが一義的に決まるため、マスクとなった
マイコンはただちにアドレス送出を開始できるという効
果がある。

コンパレータ１４とレジスタ１５は、スレーブモードの
時のアドレス検出や、送出したデータのエラーチエツク
などに活用することができるという効果がある。

本発明のシリアル・インタフェース回路は、シリアル・
クワツクＳＣＫラインへの出力がＣＭＯ８出力であるの
で、シリアルデータ転送が高速で行なえる。例えば、Ｉ
２Ｃバスのシリアル・クロック転送レートは１００ｋＨ
ｚが限界であるが、本発明の場合は５００ｋＨｚ程度の
シリアル・クロックまで対応できる。

〔発明の効果〕

本発明のシリアル・インタフェース回路は、ハトウェア
を追加することにより、マルチ・マスクシステムを容易
に実現できるできるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示すシリアル・インタフニス回路のＳＤラ
イン上の信号パターンを示すタイムチャート、第３図は
競合が発生した場合の動作を示すタイムチャート、第４
図は本発明の第２の実施例を示すブロック図、第５図は
第４図に示すシリアル・インタフェース回路で競合が発
生した場合の動作を説明するためのタイムチャート、第
６図は従来のシリアル・インタフェース回路の一例を動
作を説明するためのタイムチャートである。 １・・・・・・マイクロコンピュータ、２・・・・・・
マイクロコンピュータ、３・・・・・・スレーブＩＣ１
４・・・・・・シリアル・クロック・ソース選択回路、
５・・・・・・シリアル・クロック生成回路、６・・・
・・・トライステート出力バッファ、７・・・・・・シ
リアル・クロック・マスク・フラグ、８・・・・・・コ
マンド／バスリリース信号検出回路、９・・・・・・シ
フトレジスタ、１０・・・・・・ＳＯラッチ、１１・・
・・・・出力トランジスタ、１２・・・・・・カウンタ
、１３・・・・・・内蔵バス、１４・・・・・・コンパ
レータ、１５・・・・・・レジスタ、１６・・・・・・
マスタ／スレーブ切換えフラグ１６゜

Claims (1)

【特許請求の範囲】
1. 複数のマイクロコンピュータ間を１本のクロックライン
   および１本のデータラインで接続し、前記マイクロコン
   ピュータには前記クロックラインと非同期側に前記デー
   タラインに立上りエッジを有する第１の信号と立下りエ
   ッジを有する第２の信号を送出および検出する回路と、
   シリアルクロックを生成するシリアル・クロック生成回
   路と、前記シリアル・クロックを前記クロックラインに
   出力するためのトライステートバッファと、前記シリア
   ルクロックによりシフト動作を行なうシフトレジスタと
   、前記シフトレジスタの出力を前記データラインに出力
   するための出力トランジスタとを設け、前記第１と第２
   の信号に続いて前記クロックラインに同期して転送され
   る前記データライン上のデータをアドレスコードとして
   認識するシリアル・インタフェース回路において、前記
   シフトレジスタにシフト動作をさせるとともに前記シリ
   アルクロックをクロックラインに送出することを禁止し
   て前記第１と第２の信号を生成させ前記第２の信号から
   これに続く前記第１の信号までの第１の時間と、これに
   続く前記第２の信号までの第２の時間を検出する手段を
   設け、前記第１の時間と前記第２の時間で定まる信号パ
   ターンを前記マイクロコンピュータに固有に割り付ける
   ことによつて前記複数のマイクロコンピュータのうちど
   のマイクロコンピュータがマスタとなって、アドレスコ
   ード転送に続くシリアルデータ転送を行なうかを決定す
   るようにしたことを特徴とするシリアル・インタフェー
   ス回路。