JP2508487B2

JP2508487B2 - デ−タ伝送システム

Info

Publication number: JP2508487B2
Application number: JP62145522A
Authority: JP
Inventors: 好紀小宮; 郁男染谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPS63309043A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例（Ｇ−１）実施例の構成（第１図〜第３図）（Ｇ−２）実施例の動作（第４図） H.発明の効果 A.産業上の利用分野本発明は、バス上に制御情報を送出することによりバ
スの支配権を獲得してデータを転送するマスター局、ま
たは、上記バス上の制御情報を検出することにより上記
バス上を転送されてくるデータを受信するスレーブ局、
あるいは、上記マスターとスレーブ両方の機能を持った
局として動作可能な複数の端末装置がバス・ネットワー
クを介して接続され、上記マスター局を含むマルチマス
ター動作によるデータ伝送を行うデータ伝送システムに
関する。

B.発明の概要本発明は、バス上に制御情報を送出することによりバ
スの支配権を獲得してデータを転送するマスター局、ま
たは、上記バス上の制御情報を検出することにより上記
バス上を転送されてくるデータを受信するスレーブ局、
あるいは、上記マスターとスレーブ両方の機能を持った
局として動作可能な複数の端末装置がバス・ネットワー
クを介して接続され、上記マスター局を含むマルチマス
ター動作によるデータ伝送を行うデータ伝送システムに
おいて、マスター局としてデータ転送中にバス上に支配
権を獲得する制御情報が出されたことを検知して、上記
バスを自動的に解放することによって、上記バスに混入
するノイズ等によりシステムがデットロック状態に陥る
のを回避するようにしたものである。

C.従来の技術従来より、所謂マイクロ・プロセッサ（CPU）をシス
テムコントローラ等として内蔵し、システムコントロー
ル用のCPUと外部装置や装置内部の各種デバイスとの間
でデータを伝送して、各種機能ブロックの動作制御を行
うようにした各種電子装置が提供されており、上記シス
テムコントロール用のCPUと外部装置や装置内部の各種
デバイスを例えば第５図に示すようにバス・ネットワー
クを介して接続したデータ伝送システムにて、各種デバ
イス間でシリアル伝送によるデータ伝送が行われてい
る。

第５図に示すデータ伝送システムは、それぞれ抵抗6
1,62を介してプルアップされた２本の双方向バス63,64
を備え、システムコントローラ65,機能ブロック66や外
部装置57等の各種デバイスのCPU65A,信号処理等の回路
部66A,CPU67Aがそれぞれインターフェース65B,66B,67B
を介して上記双方向バス63,64に接続されており、上記
各種デバイス間で正論理のワイヤード・アンド論理でシ
リアル伝送によるデータ伝送が行われる。

このデータ伝送システムでは、一方の双方向バス63が
マスター局から送出されるシリアルクロック（SCL）の
伝送ラインであり、また、他方の双方向バス64がマスタ
ー局あるいはスレーブ局から送出されるシリアルデータ
（SDA）の伝送ラインであって、第６図に示すように、S
CLバス63が論理「１」の状態におけるSDAバス64の論理
値の変化にて制御情報を与え、上記SDAの論理「１」か
ら論理「０」への変化を転送開始（スタート）制御情報
（Ｓ）とし、また、上記SDAの論理「０」から論理
「１」への変化を転送終了（ストップ）制御情報（Ｐ）
とし、上記SDAバス64上を転送するデータの変化は上記S
CLバス63が論理「１」の状態においてのみ許すように規
定されている。

そして、上記システムコントローラ65,機能ブロック6
6や外部装置67等の各種デバイスは、上記双方向バス63,
64上にスタート制御情報（Ｓ）を送出することによりバ
スの支配権を獲得し、シリアルクロック（SCL）やシリ
アルデータ（SDA）の転送を行って、ストップ制御情報
（Ｐ）を送出して、上記バスの支配権を放棄するマスタ
ー局として動作するとともに、上記双方向バス63,64上
のスタート制御情報（Ｓ）を検出すると、マスター局か
ら転送されてくるデータを受信してアドレス指定される
スレーブ局として動作する機能をそれぞれ有しており、
上記バス・ネットワークを介してマルチマスター動作に
より、データ伝送を行うことができるようになってい
る。

D.発明が解決しようとする問題点ところで、上述のようにバス・ネットワークを介して
接続された複数の端末装置すなわち上記システムコント
ローラ65や外部装置67等の各種デバイスがそれぞれバス
の支配権を獲得してマスター局として動作するマルチマ
スター動作によるデータ伝送を行うデータ伝送システム
では、バスに混入するノイズによる各端末局の誤動作の
虞れがあり、例えばある端末装置がマスター局として動
作してデータ転送中に、バスにノイズが混入して、第７
図に示すように、SCLバスが論理「１」のときにSDAバス
がノイズ（Ｎ）によって論理「１」から論理「０」に変
化してスタート制御情報（Ｓ′）がバス上に生成される
と、上記マスター局として動作中の端末装置が上記スタ
ート情報（Ｓ′）を検出することによりスレーブ局の動
作状態に切り換り、全ての端末装置がスレーブ局として
動作してストップ制御情報（Ｐ）を待ち続け、ノイズに
よってストップ制御情報が生成されない限り制御不能な
デッドロック状態に陥ってしまう。

そこで、本発明は、上述の如き問題点に鑑み、バス上
に制御情報を送出することによりバスの支配権を獲得し
てデータを転送するマスター局、または、上記バス上の
制御情報を検出することにより上記バス上を転送されて
くるデータを受信するスレーブ局、あるいは、上記マス
ターとスレーブ両方の機能を持った局として動作可能な
複数の端末装置がバス・ネットワークを介して接続さ
れ、上記マスター局を含むマルチマスター動作によるデ
ータ伝送を行うデータ伝送システムにおいて、上記バス
に混入するノイズ等によりシステムがデットロック状態
に陥るのを回避する機能をマスター局に与えて、システ
ムの正常な運用を確保できるようにすることを目的とす
る。

E.問題点を解決するための手段本発明は、上述の野御き問題点を解決するために、バ
スが占有されていない状態でバス上の支配権を獲得する
第１の制御情報を送出することによりバスの支配権を獲
得し、上記バスを占有してデータを転送し、第２の制御
情報を送出することによりデータの転送を終了してバス
を解放するマスター局、または上記バス上の上記第１の
制御情報を検出することにより上記バス上を転送されて
くるデータを受信し、上記バス上の上記第２の制御情報
を検出することによりデータの受信を終了するスレーブ
局、あるいは、上記マスターとスレーブ両方の機能を持
った局として動作可能な複数の端末装置がバス・ネット
ワークを介して接続され、上記マスター局を含むマルチ
マスター動作によるデータ伝送を行うデータ伝送システ
ムにおいて、マスター局としてデータ転送動作を行って
いる最中に、他の端末装置から送出された上記第１の制
御情報を検出することにより、上記バスマスタの支配権
を失ったことを検知する検知手段と、上記検知手段の検
出出力に応じて、第２の制御情報を送出することにより
上記バスを解放する制御手段とを各端末装置に設け、マ
スター局として動作している端末装置がバスの支配権を
失ったとき上記バスを自動的に解放するようにしたこと
を特徴としている。

F.作用本発明に係るデータ伝送システムでは、バスネットワ
ークに接続された端末装置が、マスター局として動作す
る場合に、外部バス上にスタート制御情報（Ｓ）を送出
することにより外部バスの支配権を獲得し、SCLバスに
シリアルクロックデータ（SCL）を送出して第４図のフ
ローチャートに示すように転送動作を開始し、転送動作
の終了を確認（ステップ１）して転送動作を終了すると
ともに、転送動作中に外部バス上のストップ制御情報
（Ｐ）を検出したか否かの判定を行い（ステップ２）、
データ転送中に上記外部バス上にストップ制御情報
（Ｐ）が生成されて上記ステップ２において上記外部バ
スの支配権を失ったことを検知すると、次のステップ３
にてストップ制御情報（Ｐ）を生成して上記外部バスを
解放してから転送を終了する。

G.実施例（Ｇ−１）実施例の構成以下、図面を参照しながら説明する実施例は、上述の
第５図に示したデータ伝送システムに本発明を適用した
もので、第２図にデータフォーマットを示してあるよう
に、スタート制御情報（Ｓ）の直後の１バイト目をシス
テムの制御データとしてスレーブ局を指定する７ビット
のスレーブアドレスデータと２バイト目以降のデータの
伝送方向を指定する１ビットの読み出し／書き込み（R/
W）データに割り当て、受信確認信号（ACK）によるハン
ドシェークを行いながら８ビット単位でデータ伝送を行
うようにしたものである。

本発明に係るデータ伝送システムを構成する端末装置
の具体的な構成を示す第１図のブロック図において、端
末装置１は、SCLバスに外部接続される第１の入出力ポ
ート２およびSDAバスに外部接続される第２の入出力ポ
ート３と外部同期パルス（SEC）の供給される入力ポー
ト４を設けたインターフェース（I/F）ブロック５に内
部バスを介して接続されたCPU6を備え、このCPU6にて上
記I/Fブロック５に基本クロック（CLOCK），読み出し信
号（READ）や書き込み信号（WRITE）を供給するととも
に、上記内部バスを介して各種レジスタ7,8,9,10とデー
タの授受を行い上記I/Fブロック５の状態を判断して動
作制御を行う。

上記第１の入出力ポート２には、外部のSCLバスに対
するシリアルクロックデータ（SCL）の入出力を行うと
ともに上記シリアルクロックデータ（SCL）に基づいて
各種動作タイミングパルスを形成するSCLコントローラ1
1が接続されている。また、上記第２の入出力ポート３
には、外部のSDAバスに対するシリアルデータ（SDA）の
入出力を行うとともに受信確認信号（ACK）を形成するS
DAコントローラ12が確認されている。

上記SCLコントローラ11は、マスターモードのときに
クロック発生器14から供給されるクロックパルスに基づ
いてシリアルクロックデータ（SCL）を形成して上記第
１の入出力ポート２から上記SCLバスに出力する。ま
た、上記SCLコントローラ11は、上記SCLバス上のシリア
ルクロックデータ（SCL）をバスビジィ検知部15および
支配権喪失検知部16に供給する。さらに、上記SCLコン
トローラ11は、上記SCLバス上のシリアルクロックデー
タ（SCL）に基づいて各種タイミングパルスを形成して
ステータス・コントロールレジスタ7,データシフトレジ
スタ8,SDAコントローラ12やコンパレータ17に供給して
いる。

上記SDAコントローラ12は、送信モードのときに上記
データシフトレジスタ８から転送されてくるデータをシ
リアルデータ（SDA）として上記第２の入出力ポート３
から上記SDAバスに出力する。また、上記SDAコントロー
ラ12は、受信モードのときに上記SDAバスから上記第２
の入出力ポート３を介して転送されてくるシリアルデー
タ（SDA）を上記データシフトレジスタ８に入力すると
ともに、上記シリアルデータ（SDA）を完全に受信する
と受信確認信号（ACK）を形成して上記第２の入出力ポ
ート３から上記SDAバスに出力する。さらに、上記SDAコ
ントローラ12は、上記SDAバス上のシリアルデータ（SD
A）を上記バスビジィ検知部15および支配権喪失検知部1
6に供給している。

上記バスビジィ検知部15は、上記SCLコントローラ11
から供給されるシリアルクロックデータ（SCL）と上記S
DAコントローラ12から供給されるシリアルデータ（SD
A）とにより外部バス上のスタート制御情報（Ｓ）とス
トップ制御情報（Ｐ）を検出することによって上記スタ
ート制御情報（Ｓ）を検出してからストップ制御情報
（Ｐ）を検出するまでをバスビジィ状態として検知し、
その検知出力を上記ステータス・コントロールレジスタ
７に供給する。

上記支配権喪失検知部16は、マスターモードのときに
上記SCLコントローラ11から供給されるシリアルクロッ
クデータ（SCL）と上記SDAコントローラ12から供給され
るシリアルデータ（SDA）とにより外部で上記バス上に
生成されたスタート制御情報（Ｓ）を検出することによ
って、バスの支配権を失ったことを検知し、その検知出
力を上記ステータス・コントロールレジスタ７に供給す
る。

上記コンパレータ17は、上記データシフトレジスタ８
にマスター局から上記SDAバスを介してスタート制御情
報（Ｓ）の直後に転送されてくる１バイトのデータと、
予め上記CPU6によりスレーブアドレスレジスタ９にセッ
トされている自己のスレーブアドレスデータとを比較し
て、その一致を検出し、その検出出力を上記ステータス
・コントロールレジスタ７に供給する。

上記ステータス・コントロールレジスタ７は、第３図
に示すように、上記CPU6より内部バスを介してデータの
書き込み／読み出し可能な上位４ビットと、上記CPU6よ
る書き込みと読み出しでデータの内容が異なる下位４ビ
ットのレジスタにて構成されている。

上記ステータス・コントロールレジスタ７の上位４ビ
ットは、マスターモードを論理「１」で示し、スレーブ
モードを論理「０」で示すMSTビット，送信モードを論
理「１」で示し、受信モードを論理「０」で示すTRXビ
ット，外部バスの使用状態を論理「１」で示し、外部バ
スの不使用状態を論理「０」で示すBBビットと、上記CP
U6に割り込みをかけるためのPINビットである。

上記MSTビットは、外部バスを支配する必要のあると
きに上記CPU6によりセットされて、ストップ制御情報
（Ｐ）を作成した後にリセットされるとともに、外部バ
スの支配権を失った場合に転送中のバイトの転送を終了
したらリセットされる。そして、上記ステータス・コン
トロールレジスタ７は、上記MSTビットがセットされて
いるマスターモードのときに、データ伝送のためのシリ
アルクロックデータ（SCL）を上記SCLコントローラ11に
形成させて、上記第１の入出力ポート２からシリアルク
ロックデータ（SCL）を外部のSCLバスに出力する制御動
作を行う。

また、上記TRXビットは、外部バスの支配権を獲得し
てマスターモードとして動作するときに上記CPU6により
セットされて、ストップ制御情報（Ｐ）を作成した後に
リセットされるとともに、外部バスの支配権を失った場
合に転送中のバイトの転送を終了したらリセットされ
る。さらに、上記TRXビットは、上記スタート制御情報
（Ｓ）の直後の１バイトのデータのうちスレーブアドレ
スデータに続くR/Wデータによりセット・リセットさ
れ、マスターモードではR/W＝「０」なら無変化で、R/W
＝「１」ならリセットされ、スレーブモードではR/W＝
「０」なら無変化で、R/W＝「１」ならセットされる。
そして、上記ステータス・コントロールレジスタ７は、
上記TRXビットがセットされている送信モードのとき
に、上記データシフトレジスタ８のデータをシリアルデ
ータ（SDA）としてシリアルクロックデータ（SCL）に同
期して上記SDAコントローラ12に転送させて、上記第２
の入出力ポート３からシリアルデータ（SDA）を外部のS
DAバスに出力する制御動作を行う。また、上記ステータ
ス・コントロールレジスタ７は、上記TRXビットがリセ
ットされている受信モードのときに、外部のSDAバスか
ら上記第２の入出力ポート３を介して上記SDAコントロ
ーラ12に転送されてくるシリアルデータ（SDA）を上記
データシフトレジスタ８に入力するとともに、上記シリ
アルデータ（SDA）を完全に受信すると受信確信人号（A
CK）を上記SDAコントローラ12に形成させて、上記第２
の入出力ポート３から受信確認信号（ACK）を外部のSDA
バスに出力する制御動作を行う。

さらに、上記BBビットは、上記バスビジィ検知部15に
よって、外部バス上のスタート制御情報（Ｓ）を検出し
たときにセットされ、外部バス上のストップ制御情報
（Ｐ）を検出したときにリセットされる。上記CPU6は、
外部バスの支配権を獲得してマスターモードとして動作
する必要の有る場合に、上記BBビットがリセットされる
外部バスの不使用状態のときに、上記TRXビットをセッ
トして、スタート制御情報（Ｓ）を外部バス上に出力し
て、バス支配権を獲得する制御動作を行う。

さらにまた、上記PINビットは、上記データシフトレ
ジスタ８の書き込み／読み出し毎にセットされ、上記SC
Lコントローラ11により１バイトのデータの送信あるい
は受信の終了タイミング毎にリセットされる。そして、
上記ステータス・コントロールレジスタ７は、上記PIN
ビットがリセットされることにより、割り込み制御部18
に割り込み制御信号を供給して、上記CPU6に割り込みを
かけてデータ転送の終了を知らせる。

また、上記ステータス・コントロールレジスタ７のソ
フトウエアに対して書き込み専用の下位４ビットは、上
記I/Fブロック５による外部バスに対するデータの送信
動作の許可／禁止を指定するESOビットと、上記I/Fブロ
ック５による送受信データのビット数を示すBC₂,BC₁,BC
₀ビットである。さらに、上記ステータス・コントロー
ルレジスタ７のソフトウエアに対して読み出し専用の下
位４ビットは、外部バスの支配権の喪失状態を示すALビ
ット、マスター局によるアドレス指定状態を示すAASビ
ットおよびAD₀ビットとデータの受信状態を示すLRBビッ
トである。

上記ALビットは、マスター・送信モードにおいて外部
バスの支配権を失ったときに、上記支配権喪失検知部16
の検知出力によりセットされ、上記データシフトレジス
タ８の書き込み／読み出し毎にリセットされる。また、
上記ALビットはスレーブモードでアドレス指定されてい
る状態で上記ステータス・コントロールレジスタ７にデ
ータを書き込むとセットされ、書き込んだデータが無効
であることを示すようになっている。そして、上記ステ
ータス・コントロールレジスタ７、マスタモードで上記
ALビットがセットされると、上記TRXビットをリセット
するとともに、転送中のバイトの転送を終了したらスト
ップ制御情報（Ｐ）を生成して外部バスに出力し、上記
MSTビットをリセットする制御動作を行う。

上記AASビットは、マスター局によりアドレス指定さ
れたときに上記コンパレータ17の出力にてセットされ、
上記データシフトレジスタ８の書き込み／読み出し毎に
リセットされる。また、上記AD₀ビットは、マスター局
から転送されてくるスタート制御情報（Ｓ）の直後の１
バイトのデータが全て論理「０」のときに上記コンパレ
ータ17の出力にてセットされ、上記バスビジィ検出部15
が外部バス上のスタート制御情報（Ｓ）あるいはストッ
プ制御情報（Ｐ）を検出することによりリセットされ
る。さらに、LRBビットは、上記マスターモードのとき
にレシーバ側で作った受信確認信号（ACK）の状態を保
持する。すなわち、レシーバが受信確認信号（ACK）を
返送したときはLRB＝「０」となって正常にデータを受
信したことを示すようになっている。

さらに、上記コントロールレジスタ10は、このインタ
ーフェース回路の動作モードおよびマスター動作モード
において発生するシリアルクロックデータ（SCL）のス
ピード制御を行うもので、４ビットレジスタが使用され
ている。

（Ｇ−２）実施例の動作この実施例において端末装置１は、マスター局として
動作する場合に、上記CPU6が内部バスを介して上記コン
トロールレジスタ10にスタート制御情報（Ｓ）の送出を
指示して上記SCLコントローラ11およびSDAコントローラ
12から外部バス上にスタート制御情報（Ｓ）を送出する
ことにより上記外部バスの支配権を獲得し、上記SLCバ
スにシリアルクロックデータ（SCL）を上記SCLコントロ
ーラ11から送出して第４図のフローチャートに示す転送
動作を開始し、転送動作の終了を上記ステータス・コン
トロールレジスタ７の上記PINビットにより確認（ステ
ップ１）して転送動作を終了する。とことが、データ転
送中に上記外部バス上にストップ制御情報（Ｐ）が生成
されて上記ステップ２において上記外部バスの支配権を
失ったことを上記支配権喪失検知部16が検知する（ステ
ップ２）と、上記ステータス・コントロールレジスタ７
が上記SCLコントローラ11およびSDAコントローラ12から
外部バス上にストップ制御情報（Ｐ）を生成させて（ス
テップ３）、上記外部バスを解放してから転送を終了す
る。このようにマスター局として動作している端末装置
１がバス上にデータ転送中にバスの支配権を失ったとき
に上記バスを自動的に解放することにより、上記バスに
混入するノイズ等によりシステムがデットロック状態に
陥るのを回避して、システムの正常な運用を確保するこ
とができる。

H.発明の効果本発明によれば、バスが占有されていない状態でバス
上の支配権を獲得する第１の制御情報を送出することに
よりバスの支配権を獲得し、上記バスを占有してデータ
を転送し、第２の制御情報を送出することによりデータ
の転送を終了してバスを解放するマスター局、または上
記バス上の上記第１の制御情報を検出することにより上
記バス上を転送されてくるデータを受信し、上記バス上
の上記第２の制御情報を検出することによりデータの受
信を終了するスレーブ局、あるいは、上記マスターとス
レーブ両方の機能を持った局として動作可能な複数の端
末装置がバス・ネットワークを介して接続され、上記マ
スター局を含むマルチマスター動作によるデータ伝送を
行うデータ伝送システムにおいて、マスター局としてデ
ータ転送動作を行っている最中に、他の端末装置から送
出された上記第１の制御情報を検出することにより、上
記バスマスタの支配権を失ったことを検知する検知手段
と、この検知手段の検出出力に応じて、第２の制御情報
を送出することにより上記バスを解放する制御手段とを
各端末装置に設け、マスター局として動作している端末
装置がバスの支配権を失ったときに上記バスを自動的に
解放するようにしたので、ノイズなどの異常が発生した
時に、直ちにバスを解放することができ、データ伝送中
のノイズ等の異常によりバスが占有されたままデットロ
ック状態に陥るのを回避して、システムの正常な運用を
確保することができる。

【図面の簡単な説明】

第１図は本発明に係るデータ伝送システムを構成する端
末装置の具体例を示すブロック図であり、第２図は上記
データ伝送システムにおけるデータフォーマットの一例
を示す模式図であり、第３図は上記端末装置を構成して
いるステータス・コントロールレジスタの構成を示す模
式図であり、第４図は上記端末装置のマスター局として
の動作を示すフローチャートである。第５図は一般的なバス・ネットワークによるデータ伝送
システムの構成を示す模式図であり、第６図は上記デー
タ伝送システムのバス制御フォーマットを示す模式図で
あり、第７図は上記データ伝送システムにおけるバス上
のノイズによる誤動作を説明するための模式図である。１……端末装置 2,3……入出力ポート５……インターフェースブロック６……CPU ７……ステータス・コントロールレジスタ８……データシフトレジスタ９……スレーブアドレスレジスタ 10……コントロールレジスタ 11……SCLコントローラ 12……SDAコントローラ 14……クロック発生器 15……バスビジィ検知部 16……支配権喪失検知部 17……コンパレータ

Claims

(57)【特許請求の範囲】

【請求項１】バスが占有されていない状態でバス上の支
配権を獲得する第１の制御情報を送出することによりバ
スの支配権を獲得し、上記バスを占有してデータを転送
し、第２の制御情報を送出することによりデータの転送
を終了してバスを解放するマスター局、または上記バス
上の上記第１の制御情報を検出することにより上記バス
上を転送されてくるデータを受信し、上記バス上の上記
第２の制御情報を検出することによりデータの受信を終
了するスレーブ局、あるいは、上記マスターとスレーブ
両方の機能を持った局として動作可能な複数の端末装置
がバス・ネットワークを介して接続され、上記マスター
局を含むマルチマスター動作によるデータ伝送を行うデ
ータ伝送システムにおいて、マスター局としてデータ転送動作を行っている最中に、
他の端末装置から送出された上記第１の制御情報を検出
することにより、上記バスマスタの支配権を失ったこと
を検知する検知手段と、上記検知手段の検出出力に応じて、第２の制御情報を送
出することにより上記バスを解放する制御手段とを各端
末装置に設け、マスター局として動作している端末装置がバスの支配権
を失ったときに上記バスを自動的に解放するようにした
ことを特徴とするデータ伝送システム。