JPS59202527A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS59202527A JPS59202527A JP58078086A JP7808683A JPS59202527A JP S59202527 A JPS59202527 A JP S59202527A JP 58078086 A JP58078086 A JP 58078086A JP 7808683 A JP7808683 A JP 7808683A JP S59202527 A JPS59202527 A JP S59202527A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- unit
- memory
- control
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、マルチマスク・システムにおけるバス制御方
式に関するものである。
式に関するものである。
従来技術とその問題点
複数のマスタユニットが共通のシステムバスに接続され
ているマルチマスク・システムの典互例トシて、プロセ
ス・コントロール・システムバスげられる。このような
プロセス・コントロール・システムは一般に第１図に示
すように、複数のマスタユニット（ＰＩＤコントロール
・ユニット３及ヒ４゜ＣＰＵ５．伝送ユニット６）が共
通のシステムバス２を介して相互接続され、各マスクユ
ニットは６各のデータ格納領域としてメモリ８を共有し
ている。共通バス２に接続されたバス制御ユニット９は
、システムバス２にクロックを送出すると共に、各マス
クユニットがメモリ８へのアクセス等を目的としてバス
の使用を要求したときに、バス使用専の優先度を判定し
て最高の優先度を有するマスタユニットにバス使用権を
付与するというバス優先割当て制御を行なう。ＰｉＤコ
ントロール・ユニット３及び４は制御対象のプラントの
状態を発信器ｌＯを介して収集し、これにＰｉＤ演算を
ほどこして、操作端１１に制御信号を出力したシ、各種
のデータｔ−バス２経由でメモリ８に格納したり、ある
いはＰｉＤ演算に必要なデータをメモリ８からバス２経
由で読出したシする。このシステム全体を管理するＣＰ
Ｕ ５は、Ｐ’ｉＤコントロール・ユニット３及び４間
のデータリンケージ処理等を実行する。
ているマルチマスク・システムの典互例トシて、プロセ
ス・コントロール・システムバスげられる。このような
プロセス・コントロール・システムは一般に第１図に示
すように、複数のマスタユニット（ＰＩＤコントロール
・ユニット３及ヒ４゜ＣＰＵ５．伝送ユニット６）が共
通のシステムバス２を介して相互接続され、各マスクユ
ニットは６各のデータ格納領域としてメモリ８を共有し
ている。共通バス２に接続されたバス制御ユニット９は
、システムバス２にクロックを送出すると共に、各マス
クユニットがメモリ８へのアクセス等を目的としてバス
の使用を要求したときに、バス使用専の優先度を判定し
て最高の優先度を有するマスタユニットにバス使用権を
付与するというバス優先割当て制御を行なう。ＰｉＤコ
ントロール・ユニット３及び４は制御対象のプラントの
状態を発信器ｌＯを介して収集し、これにＰｉＤ演算を
ほどこして、操作端１１に制御信号を出力したシ、各種
のデータｔ−バス２経由でメモリ８に格納したり、ある
いはＰｉＤ演算に必要なデータをメモリ８からバス２経
由で読出したシする。このシステム全体を管理するＣＰ
Ｕ ５は、Ｐ’ｉＤコントロール・ユニット３及び４間
のデータリンケージ処理等を実行する。
伝送ユニット６は、データ伝送路７を介して他のプロセ
スコントロール・システムとのデータの授受を行なう。
スコントロール・システムとのデータの授受を行なう。
上述したような従来のマルチマスク・システムにおいて
は、バス制御ユニット９に上記クロック送出機能及びバ
ス優先割当機能を付与すると共に、集中的なバス監視機
能をも付与していた。すなわちバス制御ユニット９は、
バスの使用権を獲得したマスクユニットが所定時間以上
バスを占有し続けた場合に、バスのロック状態と判定し
、その旨を割込み信号線等を介して全てのマスクユニッ
トに通知し、この通知を受けた各マスクユニットは自己
の処理を停止し、これによってシステム全体が停止（シ
ステム・ダウン）シていた。マスクユニットが異常に長
い時間バスを占有し続けるのは、バスの故障によるよシ
もマスタユニットの故障による場合が多い。即ちあるマ
スクユニットが何らかの故障を起こしてメモリ８の実装
アドレスの範西外をアクセスしたため、正常アクセス時
にメモリ８から返送されるべきデータ確立信号（レディ
信号）が返送されず、その故障したマスタユニットがバ
スを占有した１．まレディ信号の返送を待ち続けるとい
う場合が多い。
は、バス制御ユニット９に上記クロック送出機能及びバ
ス優先割当機能を付与すると共に、集中的なバス監視機
能をも付与していた。すなわちバス制御ユニット９は、
バスの使用権を獲得したマスクユニットが所定時間以上
バスを占有し続けた場合に、バスのロック状態と判定し
、その旨を割込み信号線等を介して全てのマスクユニッ
トに通知し、この通知を受けた各マスクユニットは自己
の処理を停止し、これによってシステム全体が停止（シ
ステム・ダウン）シていた。マスクユニットが異常に長
い時間バスを占有し続けるのは、バスの故障によるよシ
もマスタユニットの故障による場合が多い。即ちあるマ
スクユニットが何らかの故障を起こしてメモリ８の実装
アドレスの範西外をアクセスしたため、正常アクセス時
にメモリ８から返送されるべきデータ確立信号（レディ
信号）が返送されず、その故障したマスタユニットがバ
スを占有した１．まレディ信号の返送を待ち続けるとい
う場合が多い。
一方この種マルチマスク・システムでは、あるマスクユ
ニットが故障してもシステム全体が機能を停止すること
なく、他の健全なマスタユニットによる縮少された処理
能力のもとて動作を継続するという、いわゆる縮退動作
が望まれている。このようなシステムは一般にフェイル
ソフトなシステムと称され、特に実時間の処理が必要で
また処理の中断によるプロセスの暴走が危険な状態を招
き易いプロセス制御分野のコントローラにとって重要な
機能である。しかしながら上述の従来システムはバス制
御方式に起因してフェイルソフト機能を有せず、いずれ
か一台のマスタユニットが故障するとシステムダウンを
生じていた。このため従来システムでは各マスタユニッ
トに過大な信頼性が要求され、これが全システムのコス
ト低減全阻害してきた。
ニットが故障してもシステム全体が機能を停止すること
なく、他の健全なマスタユニットによる縮少された処理
能力のもとて動作を継続するという、いわゆる縮退動作
が望まれている。このようなシステムは一般にフェイル
ソフトなシステムと称され、特に実時間の処理が必要で
また処理の中断によるプロセスの暴走が危険な状態を招
き易いプロセス制御分野のコントローラにとって重要な
機能である。しかしながら上述の従来システムはバス制
御方式に起因してフェイルソフト機能を有せず、いずれ
か一台のマスタユニットが故障するとシステムダウンを
生じていた。このため従来システムでは各マスタユニッ
トに過大な信頼性が要求され、これが全システムのコス
ト低減全阻害してきた。
発明の目的
本発明は上記従来の問題点に鑑みてなされたものであり
、その目的はフェイルソフト特性を有する安価なこの種
システムを実現できるバス制御方式を提供することにあ
る。
、その目的はフェイルソフト特性を有する安価なこの種
システムを実現できるバス制御方式を提供することにあ
る。
発明の要点
上記目的を達成する本発明は、各マスクユニットにおい
て自己のバス使用時間が所定値を超えたことを検出して
自己の異常とみなし、その旨をマスクユニットに通知す
ると共にバスを解放し、以後の制御を停止するように構
成されている。
て自己のバス使用時間が所定値を超えたことを検出して
自己の異常とみなし、その旨をマスクユニットに通知す
ると共にバスを解放し、以後の制御を停止するように構
成されている。
発明の実施例
第２図は本発明の一実施例の構成ブロック図であり、第
１図と同一の構成要素には同一の参照符号を付している
。ＰｉＤコントロール・ユニット４゜メモリ８及びバス
制御ユニット９を連ねるシステムバス２は、慣用のアド
レスバス１２．データバス１３及びコントロールバス１
４に加えて本実施例に固有のＲＤＹ信号線１５ 、 Ｂ
ＳＹ信号線１６及び１ＲＴ４信号線１７を備えている。
１図と同一の構成要素には同一の参照符号を付している
。ＰｉＤコントロール・ユニット４゜メモリ８及びバス
制御ユニット９を連ねるシステムバス２は、慣用のアド
レスバス１２．データバス１３及びコントロールバス１
４に加えて本実施例に固有のＲＤＹ信号線１５ 、 Ｂ
ＳＹ信号線１６及び１ＲＴ４信号線１７を備えている。
ＰｉＤコントロールユニットやＣＰＵ等他のマスタユニ
ットは説明の便宜上図示が省略されている。ＰｉＤコン
トロール・ユニット４は、慣用のバスインタフェース部
２０及び主制御部２１に加えて本実施例に固有のバス監
視部１９及びバス開放制御部１８を備えている。バス監
視部１９は従来バス制御ユニット９内に設置されていた
のと同等のものである。即ち本実施例においては、従来
バス制御ユニット９内に設置していたバス監視部ヲＰｉ
Ｄコントロール・ユニット等容マスタユニットにも分散
配置した構成となっている。
ットは説明の便宜上図示が省略されている。ＰｉＤコン
トロール・ユニット４は、慣用のバスインタフェース部
２０及び主制御部２１に加えて本実施例に固有のバス監
視部１９及びバス開放制御部１８を備えている。バス監
視部１９は従来バス制御ユニット９内に設置されていた
のと同等のものである。即ち本実施例においては、従来
バス制御ユニット９内に設置していたバス監視部ヲＰｉ
Ｄコントロール・ユニット等容マスタユニットにも分散
配置した構成となっている。
第３図は、第２図のバス監視部１９及びバス開放制御部
１８の構成の一例を示すブロック図、第４図及び第５図
は第２図及び第３図の装置の動作を説明するための波形
図である。
１８の構成の一例を示すブロック図、第４図及び第５図
は第２図及び第３図の装置の動作を説明するための波形
図である。
ＰｉＤコントロール・システム４の主？）ｔｌｌ 御Ｎ
ｓ ２１ カメモリ８内の所定アドレスに格納されてい
るデータを読み出すものとして、まずとの読出しが正常
に行なわれる場合について、第４図の波形図を参照しつ
つ説明する。
ｓ ２１ カメモリ８内の所定アドレスに格納されてい
るデータを読み出すものとして、まずとの読出しが正常
に行なわれる場合について、第４図の波形図を参照しつ
つ説明する。
主制御部２１は、アクセスすべきメモリ８内のアドレス
値をバスインタフェース部２０に転送し、このバスイン
タフェース部にメモリ８からのデータの読取りを指令す
る。この指令を受けたバスインタフェース部２０ハ、コ
ントロールバス１４ヲ介シテバス制御ユニツト９にバス
使用要求を送出する。
値をバスインタフェース部２０に転送し、このバスイン
タフェース部にメモリ８からのデータの読取りを指令す
る。この指令を受けたバスインタフェース部２０ハ、コ
ントロールバス１４ヲ介シテバス制御ユニツト９にバス
使用要求を送出する。
バス制御ユニット９は、慣用手法に基いて他のマスクユ
ニットからのバス使用要求との競合の有無及び競合する
場合の優先度の判定を行ない、最高優先度のマスクユニ
ットにバス使用権を付与する。
ニットからのバス使用要求との競合の有無及び競合する
場合の優先度の判定を行ない、最高優先度のマスクユニ
ットにバス使用権を付与する。
いま第２図に示すＰｉＤコントローラ・ユニット４にバ
ス使用権が与えられたものとすれば、その旨がコントロ
ールバス１４を介してバスインタフェース部２０に通知
される。この通知を受けたバスインタフェース部加は、
バス使用中を表示するローレベル（負論理）のＢＡＹ信
号をＢＳＹ信号線１６に出力する。このＢＳＹ信号は、
バス監視部１９に供給されインバータ襲で反転されてハ
イレベルのＢＳＹ信号となってＪ−にフリップフロップ
２７のＪ入力端子に供給される。これと同時にバスイン
タフェース部２０は、アクセスすべきメモリ８のアドレ
ス及びデータバス１３上のデータ転送方向を示す信号Ｄ
ＩＲ（第４図）をそれぞれアドレスパスル及びコントロ
ールバス１４上に出力する。これと同時に、バスインタ
フェース部２０は、信号線２２を介してバス監視部１９
にハイレベルの５ＴＡＲＴ信号を送出することによりバ
ス監視の開始を指令する。この５ＴＡＲＴ信号はバス監
視部１９内の単安定マルチバイブレータスの入力端子ｌ
に供給される。このマルチバイブレータスは、５ＴＡＲ
Ｔ信号のハイからローへの立下シをトリガ条件としてコ
ンデンサＣに抵抗Ｒで定められる所定期間τにわたって
、そのＱ端子の出力ｑ１をハイ状態に保つ。 この出力
ｑ１はＪ−にフリップフロップｎのクロック入力端子Ｃ
Ｋに供給される。
ス使用権が与えられたものとすれば、その旨がコントロ
ールバス１４を介してバスインタフェース部２０に通知
される。この通知を受けたバスインタフェース部加は、
バス使用中を表示するローレベル（負論理）のＢＡＹ信
号をＢＳＹ信号線１６に出力する。このＢＳＹ信号は、
バス監視部１９に供給されインバータ襲で反転されてハ
イレベルのＢＳＹ信号となってＪ−にフリップフロップ
２７のＪ入力端子に供給される。これと同時にバスイン
タフェース部２０は、アクセスすべきメモリ８のアドレ
ス及びデータバス１３上のデータ転送方向を示す信号Ｄ
ＩＲ（第４図）をそれぞれアドレスパスル及びコントロ
ールバス１４上に出力する。これと同時に、バスインタ
フェース部２０は、信号線２２を介してバス監視部１９
にハイレベルの５ＴＡＲＴ信号を送出することによりバ
ス監視の開始を指令する。この５ＴＡＲＴ信号はバス監
視部１９内の単安定マルチバイブレータスの入力端子ｌ
に供給される。このマルチバイブレータスは、５ＴＡＲ
Ｔ信号のハイからローへの立下シをトリガ条件としてコ
ンデンサＣに抵抗Ｒで定められる所定期間τにわたって
、そのＱ端子の出力ｑ１をハイ状態に保つ。 この出力
ｑ１はＪ−にフリップフロップｎのクロック入力端子Ｃ
Ｋに供給される。
メモリ８ｉｊ：、コントロールバス１４上に出力されて
いるデータの転送方向を示す信号ＤＩＲが負であること
から（第４図）６読出し”が要求されていることを識別
し、アドレスバス１２上のアドレスが冥装アドレス範囲
に存在する場合には、当該アドレス内の格納データをデ
ータバス１３上に出力する。
いるデータの転送方向を示す信号ＤＩＲが負であること
から（第４図）６読出し”が要求されていることを識別
し、アドレスバス１２上のアドレスが冥装アドレス範囲
に存在する場合には、当該アドレス内の格納データをデ
ータバス１３上に出力する。
メモリ８は所定のアクセス時間経過後、データバス１３
上のデータが確立したことを表示するＲＤＹ信号をＲＤ
Ｙ信号線１５上に出力する。バスインタフェース部２０
は、この荘信号を受信すると、データバス１３上の確定
したデータを読込み、これを主制御部２１に転送する。
上のデータが確立したことを表示するＲＤＹ信号をＲＤ
Ｙ信号線１５上に出力する。バスインタフェース部２０
は、この荘信号を受信すると、データバス１３上の確定
したデータを読込み、これを主制御部２１に転送する。
同時に、主制御部２１は、ＢＳＹ信号線１６上のＢＳＹ
信号を立上げる。これに伴なってバス監視部１９内のＪ
−にフリップフロップγのＪ入力端子に供給されている
ＢＳＹ信号は第４図に示すようにハイからローに立下が
る。この後、前述した所定時間τの経過に伴なってＪ−
にフリップフロップｎのクロック入力端子ＣＫへの入力
ｑが立下っても、Ｊ端子の入力が上述のように既にロー
に立下ってしまっているため、そのＱ端子は依りにして
ＰｉＤコントロール・ユニット４からの正常なメモリア
クセス動作が終了する。即ち、ノくス監視部１９内の単
安定マルチバイブレータスの時定数τで定められる所定
時間内にＢＳＹ信号の反転（バス使用の終了）が行なわ
れるときは、正常なアクセス動作として扱われる。
信号を立上げる。これに伴なってバス監視部１９内のＪ
−にフリップフロップγのＪ入力端子に供給されている
ＢＳＹ信号は第４図に示すようにハイからローに立下が
る。この後、前述した所定時間τの経過に伴なってＪ−
にフリップフロップｎのクロック入力端子ＣＫへの入力
ｑが立下っても、Ｊ端子の入力が上述のように既にロー
に立下ってしまっているため、そのＱ端子は依りにして
ＰｉＤコントロール・ユニット４からの正常なメモリア
クセス動作が終了する。即ち、ノくス監視部１９内の単
安定マルチバイブレータスの時定数τで定められる所定
時間内にＢＳＹ信号の反転（バス使用の終了）が行なわ
れるときは、正常なアクセス動作として扱われる。
これに対して上記所定時間τ内にバス使用が終了しない
場合には、Ｊ−にフリップフロップ２７のＱ端子にＡＬ
ＡＲＭ信号が出力されて異常の通知及び所定のバス解放
制御が開始される。以下、第５図の波形図を参照しつつ
これを説明する。
場合には、Ｊ−にフリップフロップ２７のＱ端子にＡＬ
ＡＲＭ信号が出力されて異常の通知及び所定のバス解放
制御が開始される。以下、第５図の波形図を参照しつつ
これを説明する。
何らかの原因によって主制御部２１に障害が発生し、メ
モリ８の実装範囲外のアドレスを誤ってアクセスしたも
のとする。この場合においてもバスインタフェース部２
０は、前述した正常時の動作と同様に、バス使用権を獲
得したのち、ＢＳＹ信号。
モリ８の実装範囲外のアドレスを誤ってアクセスしたも
のとする。この場合においてもバスインタフェース部２
０は、前述した正常時の動作と同様に、バス使用権を獲
得したのち、ＢＳＹ信号。
アドレス信号等をシステムバス２に出力すると共に、バ
ス監視開始信号５ＴＡＲＴをバス監視部１９に出力する
。しかしながらこの場合、メモリ８は選択されず、従っ
てデータ確立信号ＲＤＹはメモリ８から出力されない。
ス監視開始信号５ＴＡＲＴをバス監視部１９に出力する
。しかしながらこの場合、メモリ８は選択されず、従っ
てデータ確立信号ＲＤＹはメモリ８から出力されない。
この結果ＢＳＹ信号線１６はロー状態を保つ。従って、
バス監視部１９内の単安定マルチパイプレーク２４によ
って定められた所定時間τが経過して、Ｊ−にフリップ
フロップ２７のクロッり入力端子ＣＫへの入力ｑ１がロ
ーに立下ったとき、そのＪ入力端子には依然としてハイ
状態のＢＳＹ信号が供給されている。この結果、Ｊ−に
フリップフロップ２′７は入力ｑ１の立下りと同時にそ
のＱ端子にハイのＡＬＡＲＭ信号を出力する。 このＡ
ＬＡＲＭ信号は信号線２３を経て主制御部２１に通知さ
れると共に、インバータ四及び１ＲＴ４バス１７を経て
他のマスクユニットに割込みをかけ、自己が故障したこ
とを他のマスクユニットに通知する。
バス監視部１９内の単安定マルチパイプレーク２４によ
って定められた所定時間τが経過して、Ｊ−にフリップ
フロップ２７のクロッり入力端子ＣＫへの入力ｑ１がロ
ーに立下ったとき、そのＪ入力端子には依然としてハイ
状態のＢＳＹ信号が供給されている。この結果、Ｊ−に
フリップフロップ２′７は入力ｑ１の立下りと同時にそ
のＱ端子にハイのＡＬＡＲＭ信号を出力する。 このＡ
ＬＡＲＭ信号は信号線２３を経て主制御部２１に通知さ
れると共に、インバータ四及び１ＲＴ４バス１７を経て
他のマスクユニットに割込みをかけ、自己が故障したこ
とを他のマスクユニットに通知する。
−万信号線ｎ上のＡＬＡＲＭ信号は、バス開放制御部１
８内のＤタイプ・フリップフロップ３２のＤ入力端子に
も供給される。フリップフロップ３２は、信号線あから
クロック入力端子ＣＫに受けているクロック信号ＣＬＫ
の次の立上シ時にＤ入力端子のＩ・可信号をＱ端子に出
力する。このＱ端子の出力ｑ２は次段のＤタイプ・フリ
ップフロップ３３のＤ入力端子及び２人カアンドゲート
調の一方の入力端子に供給される。Ｄタイプ・フリップ
フロップおけ、信号線３５からクロック入力端子ＣＫに
受けているクロック信号ＣＬＫの次の立上り時にＤ入力
端子のハイ信号のコンブリメントであるロー信号をその
Ｑ端子に出力する。このＱ端子出力ｑ３は２人カアンド
ゲートあの他方の入力端子に供給される。この結果２人
カアンドゲートｕからは、第５図に示すような１クロッ
クパルス幅のＲＤＹ信号がＲＤＹ ＠号線１５上に出力
される。このＲＤＹ信号を受けた主制御部２１は、前述
した正常動作時と同様ＢＳＹ信号線１６上のＢＳＹ信号
を立上げることによってバス使用権を放棄する。引続き
主制御部２１は既にバス監視部１９から受けた警報信号
に基いて制御を停止する。
８内のＤタイプ・フリップフロップ３２のＤ入力端子に
も供給される。フリップフロップ３２は、信号線あから
クロック入力端子ＣＫに受けているクロック信号ＣＬＫ
の次の立上シ時にＤ入力端子のＩ・可信号をＱ端子に出
力する。このＱ端子の出力ｑ２は次段のＤタイプ・フリ
ップフロップ３３のＤ入力端子及び２人カアンドゲート
調の一方の入力端子に供給される。Ｄタイプ・フリップ
フロップおけ、信号線３５からクロック入力端子ＣＫに
受けているクロック信号ＣＬＫの次の立上り時にＤ入力
端子のハイ信号のコンブリメントであるロー信号をその
Ｑ端子に出力する。このＱ端子出力ｑ３は２人カアンド
ゲートあの他方の入力端子に供給される。この結果２人
カアンドゲートｕからは、第５図に示すような１クロッ
クパルス幅のＲＤＹ信号がＲＤＹ ＠号線１５上に出力
される。このＲＤＹ信号を受けた主制御部２１は、前述
した正常動作時と同様ＢＳＹ信号線１６上のＢＳＹ信号
を立上げることによってバス使用権を放棄する。引続き
主制御部２１は既にバス監視部１９から受けた警報信号
に基いて制御を停止する。
一方、バス制御ユニット９は上記ＲＤＹ信号を受けるこ
とによってバスロック状態の発生という誤判断を回避す
ることができ、最終的にはシステムダウンが回避される
。
とによってバスロック状態の発生という誤判断を回避す
ることができ、最終的にはシステムダウンが回避される
。
上記実施例においては、バス監視部を各マスクユニット
に分散配置すると共にこれをバス制御ユニット９内にも
設置したため故障ユニットからＲ−ＤＹ倍信号発生させ
たが、バス制御監視部をバス制御ユニット９内に設置し
ない構成においては、上記ＲＤＹ信号の発生は不要とな
る。バス制御部等システムの共通部にもバス監視機能を
付与し、そのバス［吏用上の所定許容時間を、各マスタ
ユニットのそれよシも長く設定することにより１共通バ
ス、メモリ又は各マスクユニットのバス監視部の故障に
よって生ずるバスロックの検出誤多を有効に防止できる
。
に分散配置すると共にこれをバス制御ユニット９内にも
設置したため故障ユニットからＲ−ＤＹ倍信号発生させ
たが、バス制御監視部をバス制御ユニット９内に設置し
ない構成においては、上記ＲＤＹ信号の発生は不要とな
る。バス制御部等システムの共通部にもバス監視機能を
付与し、そのバス［吏用上の所定許容時間を、各マスタ
ユニットのそれよシも長く設定することにより１共通バ
ス、メモリ又は各マスクユニットのバス監視部の故障に
よって生ずるバスロックの検出誤多を有効に防止できる
。
上記実施例において、各マスクユニットの許容バス便用
時間をすべて等しくする必要はなく、マスタユニットご
とに適宜な値に設定できる。これによって、バス使用権
を放棄しないｔま連続的にバスアクセスを繰返す、いわ
ゆる連続バスアクセスを行なうマスタユニットの許容バ
ス使用時間を□ 長く設定する等、マスクユニットのバスアクセス方式に
応じた多様なバス監視が可能となる。
時間をすべて等しくする必要はなく、マスタユニットご
とに適宜な値に設定できる。これによって、バス使用権
を放棄しないｔま連続的にバスアクセスを繰返す、いわ
ゆる連続バスアクセスを行なうマスタユニットの許容バ
ス使用時間を□ 長く設定する等、マスクユニットのバスアクセス方式に
応じた多様なバス監視が可能となる。
上記実施例においては、所定時間経過後のＢＳＹ信号の
極性によってバス使用時間を検出したが、これに代えて
所定時間内のＲＤＹ信号の有無にょってバス使用時間が
許容値を超えたか否かを検出する構成とすることもでき
る。
極性によってバス使用時間を検出したが、これに代えて
所定時間内のＲＤＹ信号の有無にょってバス使用時間が
許容値を超えたか否かを検出する構成とすることもでき
る。
さらに上記実施例においては、バス使用時間の監視及び
解放制御に専用のハードウェアを使用したが、これに代
えて、主制御部２１による監視プログラム及び障害処理
プログラムの実行によりソフトウェア的に行なう構成と
することもできる。
解放制御に専用のハードウェアを使用したが、これに代
えて、主制御部２１による監視プログラム及び障害処理
プログラムの実行によりソフトウェア的に行なう構成と
することもできる。
発明の効果
以上詳細に説明したように、本発明は、個々のマスタユ
ニットがバス開用状況を分散的に監視し、異常の場合に
は個々にバスの解放制御を行なう構成であるから、特定
のマスクユニットが故障してもシステムダウンを生じな
いというフェイルソフト特性を実現することができると
いう利点がある。
ニットがバス開用状況を分散的に監視し、異常の場合に
は個々にバスの解放制御を行なう構成であるから、特定
のマスクユニットが故障してもシステムダウンを生じな
いというフェイルソフト特性を実現することができると
いう利点がある。
【図面の簡単な説明】
第１図はマルチマスク・システムの一般的な構成を示す
ブロック図、第２図は本発明の一実施例のブロック図、
第３図は第２図のバス監視部１９及びバス開放制御部１
８の構成の一例を示すブロック図、第４図及び第５図は
、第２図及び第３図の装置の動作を説明するための波形
図である。 ２・・・共通バス、３・・・ＣＰＵ、４・・・ＰｆＤコ
ントロール°ユニット、６・・・伝送ユニット、８・・
・メモリ、９・・・バス制御ユニット、１８・・・バス
開放制御部、１９・・・ハス監視部、２０・・・バスイ
ンタフェース部、２１・・・主制御部。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士 玉 蟲 久 五 部（外１名）第１図
ブロック図、第２図は本発明の一実施例のブロック図、
第３図は第２図のバス監視部１９及びバス開放制御部１
８の構成の一例を示すブロック図、第４図及び第５図は
、第２図及び第３図の装置の動作を説明するための波形
図である。 ２・・・共通バス、３・・・ＣＰＵ、４・・・ＰｆＤコ
ントロール°ユニット、６・・・伝送ユニット、８・・
・メモリ、９・・・バス制御ユニット、１８・・・バス
開放制御部、１９・・・ハス監視部、２０・・・バスイ
ンタフェース部、２１・・・主制御部。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士 玉 蟲 久 五 部（外１名）第１図
Claims (1)
- 複数のマスタユニットが共通バスに接続されているマル
チマスク・システムにおいて、各マスタユニットは、自
己のバス使用時間が所定の許容値を超えたことを検出し
て自己の異常とみなし、その旨を他のマスクユニットに
通知すると共にバスを解放し、以後の制御を停止するこ
とを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078086A JPS59202527A (ja) | 1983-05-02 | 1983-05-02 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078086A JPS59202527A (ja) | 1983-05-02 | 1983-05-02 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202527A true JPS59202527A (ja) | 1984-11-16 |
Family
ID=13652032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078086A Pending JPS59202527A (ja) | 1983-05-02 | 1983-05-02 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237563A (ja) * | 1986-04-02 | 1987-10-17 | ジ−メンス・アクチエンゲゼルシヤフト | 複数の個別マイクロプロセツサシステムから成るマルチプロセツサシステムの１つの共通のメモリの制御方法及び装置 |
| JPS63309043A (ja) * | 1987-06-11 | 1988-12-16 | Sony Corp | デ−タ伝送システム |
| JPH02224051A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | マルチプロセサシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354434A (en) * | 1976-10-28 | 1978-05-17 | Hitachi Ltd | Data processing system |
| JPS5471954A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Detection system for malfunction position of common bus circuit |
| JPS5727322A (en) * | 1980-07-25 | 1982-02-13 | Hitachi Ltd | Input and output controlling system of computer |
-
1983
- 1983-05-02 JP JP58078086A patent/JPS59202527A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354434A (en) * | 1976-10-28 | 1978-05-17 | Hitachi Ltd | Data processing system |
| JPS5471954A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Detection system for malfunction position of common bus circuit |
| JPS5727322A (en) * | 1980-07-25 | 1982-02-13 | Hitachi Ltd | Input and output controlling system of computer |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237563A (ja) * | 1986-04-02 | 1987-10-17 | ジ−メンス・アクチエンゲゼルシヤフト | 複数の個別マイクロプロセツサシステムから成るマルチプロセツサシステムの１つの共通のメモリの制御方法及び装置 |
| JPS63309043A (ja) * | 1987-06-11 | 1988-12-16 | Sony Corp | デ−タ伝送システム |
| JP2508487B2 (ja) * | 1987-06-11 | 1996-06-19 | ソニー株式会社 | デ−タ伝送システム |
| JPH02224051A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | マルチプロセサシステム |
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