JPH02224051A - マルチプロセサシステム - Google Patents
マルチプロセサシステムInfo
- Publication number
- JPH02224051A JPH02224051A JP1044473A JP4447389A JPH02224051A JP H02224051 A JPH02224051 A JP H02224051A JP 1044473 A JP1044473 A JP 1044473A JP 4447389 A JP4447389 A JP 4447389A JP H02224051 A JPH02224051 A JP H02224051A
- Authority
- JP
- Japan
- Prior art keywords
- common bus
- control unit
- signal
- time
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 3
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野゛)
本発明は複数のプロセサを共通のバスに接続して構成し
たマルチプロセサシステムに関し、特にその共通バスの
使用時間を監視1゛る監視回路に関する。
たマルチプロセサシステムに関し、特にその共通バスの
使用時間を監視1゛る監視回路に関する。
(従来の技術)
従来のマルチプロセサシステムの一例は、第2図のブロ
ック図に示すように複数の制御ユニット1,5.6と、
共通I/Oユニット4とによって構成さnる。
ック図に示すように複数の制御ユニット1,5.6と、
共通I/Oユニット4とによって構成さnる。
データの転送は任意の制御ユニット・1,5゜6の間、
才たは制御ユニツ)1,5,6と共通i/Oヱニット4
との間で行われる。共通工/Oユニット4ば、自身では
データの転送を行わないメ七すである。第2図において
、3は共通バスであり、共通バス3を介してデータの転
送が行われる。2は共通バス制御信号線であり、共通バ
ス3の使用状態を示”す信号を乗ぜるためのものである
。
才たは制御ユニツ)1,5,6と共通i/Oヱニット4
との間で行われる。共通工/Oユニット4ば、自身では
データの転送を行わないメ七すである。第2図において
、3は共通バスであり、共通バス3を介してデータの転
送が行われる。2は共通バス制御信号線であり、共通バ
ス3の使用状態を示”す信号を乗ぜるためのものである
。
第3図は、従来技術による制御エニtト1の詳細例を示
すプUクク図である。第3図において、X)は制御ユニ
ット1の全体を制御するためのCPU 、12はCPU
IIと共通バス3との間のイ/り・−°7エースを行う
ためのインターフェース回路、13は共通バス制御回路
である。
すプUクク図である。第3図において、X)は制御ユニ
ット1の全体を制御するためのCPU 、12はCPU
IIと共通バス3との間のイ/り・−°7エースを行う
ためのインターフェース回路、13は共通バス制御回路
である。
インターフニー・ス回路12はCPUI 1から出力さ
扛るデータを共通バス3上に出力するとともに、共通バ
ス3からデータを入力してCPUxxに受渡す。
扛るデータを共通バス3上に出力するとともに、共通バ
ス3からデータを入力してCPUxxに受渡す。
共通バス制御回路13はCP[Jl 1から信号線1/
O上に出力さハる共通バス使用教求信号を受取り、信号
線112を介して共通バス使用許可信号゛を返すととも
に、信号線111上に出力さr+、る共通バス使用終了
信号を受取り、信号線112上に送出されている共通バ
ス使用許可信号をオフにする。
O上に出力さハる共通バス使用教求信号を受取り、信号
線112を介して共通バス使用許可信号゛を返すととも
に、信号線111上に出力さr+、る共通バス使用終了
信号を受取り、信号線112上に送出されている共通バ
ス使用許可信号をオフにする。
まず、データ転送を始めようとする制御3、J。
?/1・1の内部のCPUIIは、信号線1′j、0を
介し5で共通バス使用要求信号を共通バス制御回路13
に送出する。共通バス制御回路13は、信号線2上の共
通バス制御信号の状態を調べる。
介し5で共通バス使用要求信号を共通バス制御回路13
に送出する。共通バス制御回路13は、信号線2上の共
通バス制御信号の状態を調べる。
他の制御ユニット5,6が共通バス3を使用中でなけ′
A1.ば、信号線2上の共通バス制御(!号を出力しC
1自身が共通バス3を使用中であること金地の制御ユニ
ッ)5.6に、知らせると同時に、信号線112を介し
てCPU1.1に対して共通バスイδ号許可信号を出力
する。CPU11は、使用許可を受取るとインターフェ
ース回路12および共通バス3を介L7て、他の制御ユ
ニット5.6または共通I/Oユニット4との間でデー
タの入出力動作を行う。
A1.ば、信号線2上の共通バス制御(!号を出力しC
1自身が共通バス3を使用中であること金地の制御ユニ
ッ)5.6に、知らせると同時に、信号線112を介し
てCPU1.1に対して共通バスイδ号許可信号を出力
する。CPU11は、使用許可を受取るとインターフェ
ース回路12および共通バス3を介L7て、他の制御ユ
ニット5.6または共通I/Oユニット4との間でデー
タの入出力動作を行う。
データの入出力が終了すると、CPUIIは信号線11
1f介して共通バス制御回路13に対し、共通バス使用
終了信号を出力する。共通バス制御回路13は、信号線
2.上に出力さtしていた共通バス制御信号をオフにし
、他の制御ユニット5,6に対して共通バス3の使用が
終了したことを通知する。また、共通バス制御回路13
はCPUIIに対して出力していた共通バス使用許可信
号もオフにする。
1f介して共通バス制御回路13に対し、共通バス使用
終了信号を出力する。共通バス制御回路13は、信号線
2.上に出力さtしていた共通バス制御信号をオフにし
、他の制御ユニット5,6に対して共通バス3の使用が
終了したことを通知する。また、共通バス制御回路13
はCPUIIに対して出力していた共通バス使用許可信
号もオフにする。
(発明が解決しようとするi!!!を題)上述した従来
のマルチプロ七すシスデムでは、共通バスの使用中に制
御ユニット内のCP Uに何らかの障害が発生し2、共
通バス使用終了M号を出力できなくなると、共通バス割
病j信号が出力さ1.続けることになる。このため、他
の制御ユニットが共通バスを使用しようとしても使用で
きずにシステムがダウ〉′するという欠点がある。
のマルチプロ七すシスデムでは、共通バスの使用中に制
御ユニット内のCP Uに何らかの障害が発生し2、共
通バス使用終了M号を出力できなくなると、共通バス割
病j信号が出力さ1.続けることになる。このため、他
の制御ユニットが共通バスを使用しようとしても使用で
きずにシステムがダウ〉′するという欠点がある。
本発明の目的は1、各制御:、Lニット内で共通バスの
使用状態を監視し、一定時間以上にわたつて共通バスを
使用し続けた場合に(・工強制的に共通バスの使用を中
止させることにより上記欠点を除去し、他の制御ユニッ
トが共通バスを使用しようとしても使用できずにシステ
ムがダウンすることのないように構成[7たマルチプ!
1七サシステム全提供することにあるっ (課題を解決するための手段) 本発明によるマルチプロ七ザは複数の制御ユニット、お
よび共通I/Oユニットを共通バスで接続l、7て構成
したものであつて、複数の制御ユニットのそお、ぞれは
CP [7と、インターフェース回路と、共通バス制御
回路とをp、備[−%さらに監視回路を具備して構成し
カーものである。
使用状態を監視し、一定時間以上にわたつて共通バスを
使用し続けた場合に(・工強制的に共通バスの使用を中
止させることにより上記欠点を除去し、他の制御ユニッ
トが共通バスを使用しようとしても使用できずにシステ
ムがダウンすることのないように構成[7たマルチプ!
1七サシステム全提供することにあるっ (課題を解決するための手段) 本発明によるマルチプロ七ザは複数の制御ユニット、お
よび共通I/Oユニットを共通バスで接続l、7て構成
したものであつて、複数の制御ユニットのそお、ぞれは
CP [7と、インターフェース回路と、共通バス制御
回路とをp、備[−%さらに監視回路を具備して構成し
カーものである。
監視回路は共通バスの使用状態を監視し、−定時間以上
にわ九って共通バスを使用した場合には強制的に共通バ
スの使用を中止させる&めのものである。
にわ九って共通バスを使用した場合には強制的に共通バ
スの使用を中止させる&めのものである。
(実施例)
次に、本発明について図面を参照して説明する。
第1図は、本発明によるマルチグロセサシスデ人の一実
施例を示すブロック図である。
施例を示すブロック図である。
第1図において、/Oは本発明による制御ユニット、1
1はCPU、]、2t’エインターフェース回路、X3
は共通バス制御回路、14は共通バス監視回路である。
1はCPU、]、2t’エインターフェース回路、X3
は共通バス制御回路、14は共通バス監視回路である。
第1図において、従来技術において使用されている要素
は従来と同様な番号を付し2であるcI信号線1/Oは
共通バス使用要求信号を乗せ、信号・線111は共通バ
ス使用終了信号を乗せ、信シ3線1】2は共通バス使用
許可信号を乗せるものである。
は従来と同様な番号を付し2であるcI信号線1/Oは
共通バス使用要求信号を乗せ、信号・線111は共通バ
ス使用終了信号を乗せ、信シ3線1】2は共通バス使用
許可信号を乗せるものである。
共通バス監視回路14は。、制御ニー ット/Oに接続
さでた共通バス3の使用状態を監視する。
さでた共通バス3の使用状態を監視する。
次に、共通バス監視回路14の動作について詳細に説明
プ′る。
プ′る。
CPUI 1から信号線1/O上に出力される共通バス
使用要求信号を受取ると、共通バス制御回路13は共通
バス使用許可信号を信号線112上に出力する。共通バ
ス監視回路14は、信号線112上の共通バス使用許可
信号を監視していて、一定時間以上にわたって共通バス
使用許可信号が出力され続けると、信号線LAN上の共
通バス便用中止信号を共通バス制?R回路13に対して
出力する。
使用要求信号を受取ると、共通バス制御回路13は共通
バス使用許可信号を信号線112上に出力する。共通バ
ス監視回路14は、信号線112上の共通バス使用許可
信号を監視していて、一定時間以上にわたって共通バス
使用許可信号が出力され続けると、信号線LAN上の共
通バス便用中止信号を共通バス制?R回路13に対して
出力する。
信号線141上の共通バス使用中止信号はCP[Jll
から信号線11Xへ出力される共通バス使用終了信号と
同様な作用をするので、共通バス制御回路13は共通バ
ス使用中止信号を受取ると、共通バス制御信号の信号線
2上への出力を中止するとともに、共通バス使用許可信
号の信号@x 12上への出力も中止する。
から信号線11Xへ出力される共通バス使用終了信号と
同様な作用をするので、共通バス制御回路13は共通バ
ス使用中止信号を受取ると、共通バス制御信号の信号線
2上への出力を中止するとともに、共通バス使用許可信
号の信号@x 12上への出力も中止する。
マルチプロセサシステムにおいて、各制御ユニットが共
通バス3を使用できる時間をあらかじめ定めておき、共
通バス監視回路14に設定する監視時間は上記時間より
も長く設定する。
通バス3を使用できる時間をあらかじめ定めておき、共
通バス監視回路14に設定する監視時間は上記時間より
も長く設定する。
よりで、CPUIIが正常に動作している場合には、共
通バス使用中止信号は信号線141上には出力されない
。CPUI IK何らかの障害が発生し、共通バス3の
使用時間が上記設定時間を超えた場合には、共通バス3
のデッドロックを防止するために共通バス中止信号が信
号線141上に出力される。
通バス使用中止信号は信号線141上には出力されない
。CPUI IK何らかの障害が発生し、共通バス3の
使用時間が上記設定時間を超えた場合には、共通バス3
のデッドロックを防止するために共通バス中止信号が信
号線141上に出力される。
各制御]、ニットごとに監視回路を備えることにより、
各制御ユニットごとに共通バスの使用時間を設定゛する
ことができる。
各制御ユニットごとに共通バスの使用時間を設定゛する
ことができる。
(発明の効果)
以、上説明したように本発明は、各制御ユニット内で共
通バスの使用状態を監視し、一定時間以上にわたって共
通バスを使用し続けた場合には強制的に共通バスの使用
を中止させることKより、ある制御ユニットに障害が発
生しても、システム全体の動作が停止することなしに他
の正常な制御ユニットを動作させることができ、障害を
最小限にどどぬることができるという効果がある。
通バスの使用状態を監視し、一定時間以上にわたって共
通バスを使用し続けた場合には強制的に共通バスの使用
を中止させることKより、ある制御ユニットに障害が発
生しても、システム全体の動作が停止することなしに他
の正常な制御ユニットを動作させることができ、障害を
最小限にどどぬることができるという効果がある。
第1図は、本発明によるマルチプロセサシステムの一実
施例を示すブロック図である。 第2図は、マルチプロセサシステムの一般的な構成を示
すブロック図である。 第3図は、従来技術によるマルチプロセサシステムの一
例を示すブロック図である。 1.5,6./O・・・制御ユニット 4・・・共通1./Oユニツト 11・・・CPU 12・・・インターフェース回路 13・・・共通バス制御回路 14・・・共通バス監視回路 2.1/O〜112.14m・・・信号線3・・・共通
バス 特許出頓入 日本を気株式会社 才1図 才2図
施例を示すブロック図である。 第2図は、マルチプロセサシステムの一般的な構成を示
すブロック図である。 第3図は、従来技術によるマルチプロセサシステムの一
例を示すブロック図である。 1.5,6./O・・・制御ユニット 4・・・共通1./Oユニツト 11・・・CPU 12・・・インターフェース回路 13・・・共通バス制御回路 14・・・共通バス監視回路 2.1/O〜112.14m・・・信号線3・・・共通
バス 特許出頓入 日本を気株式会社 才1図 才2図
Claims (1)
- 複数の制御ユニットおよび共通I/Oユニットを共通バ
スで接続して構成するとともに、前記複数の制御ユニッ
トのそれぞれはCPUと、インターフェース回路と、共
通バス制御回路とを具備して構成したマルチプロセサシ
ステムであって、前記制御ユニットは前記共通バスの使
用状態を監視し、一定時間以上にわたって前記共通バス
を使用した場合には強制的に前記共通バスの使用を中止
させるための監視回路を具備して構成したことを特徴と
するマルチプロセサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1044473A JPH02224051A (ja) | 1989-02-23 | 1989-02-23 | マルチプロセサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1044473A JPH02224051A (ja) | 1989-02-23 | 1989-02-23 | マルチプロセサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02224051A true JPH02224051A (ja) | 1990-09-06 |
Family
ID=12692491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1044473A Pending JPH02224051A (ja) | 1989-02-23 | 1989-02-23 | マルチプロセサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02224051A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05210540A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | 割り込み装置 |
US6075930A (en) * | 1996-06-24 | 2000-06-13 | Hitachi, Ltd. | Programs maintenance procedures in parallel processing system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107932A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 共通バス障害チエツク方式 |
JPS59202527A (ja) * | 1983-05-02 | 1984-11-16 | Fuji Electric Co Ltd | バス制御方式 |
JPS61221849A (ja) * | 1985-03-27 | 1986-10-02 | Nec Corp | バス制御方式 |
-
1989
- 1989-02-23 JP JP1044473A patent/JPH02224051A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107932A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 共通バス障害チエツク方式 |
JPS59202527A (ja) * | 1983-05-02 | 1984-11-16 | Fuji Electric Co Ltd | バス制御方式 |
JPS61221849A (ja) * | 1985-03-27 | 1986-10-02 | Nec Corp | バス制御方式 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05210540A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | 割り込み装置 |
US6075930A (en) * | 1996-06-24 | 2000-06-13 | Hitachi, Ltd. | Programs maintenance procedures in parallel processing system |
US6671872B1 (en) | 1996-06-24 | 2003-12-30 | Hitachi, Ltd. | Programs maintenance procedures in parallel processing system |
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