JPS63131258A - マルチプロセツサシステムipl方式 - Google Patents
マルチプロセツサシステムipl方式Info
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- JPS63131258A JPS63131258A JP27693986A JP27693986A JPS63131258A JP S63131258 A JPS63131258 A JP S63131258A JP 27693986 A JP27693986 A JP 27693986A JP 27693986 A JP27693986 A JP 27693986A JP S63131258 A JPS63131258 A JP S63131258A
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- 238000012546 transfer Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims 2
- 230000002411 adverse Effects 0.000 abstract description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000002574 poison Substances 0.000 description 1
- 231100000614 poison Toxicity 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000035922 thirst Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の主プロセッサ、補助記憶装置を含む複数の的装置
および上記主プロセッサ群の制御を行なう制御プロセッ
サを単一バスによって結合した単一バス方式によるマル
チプロセッサシステムのIPL (イニシャルプログラ
ムロード)方式で、このマルチプロセッサシステムのオ
ンライン中に、上記補助記憶装置からのIPLを特定の
主プロセッサに対して行なう場合、そのデータ転送を、
その時の稼動中の主プロセッサの台数よ91回のデータ
転送量と転送間隔とを定めて時分的に分散して行なう。
および上記主プロセッサ群の制御を行なう制御プロセッ
サを単一バスによって結合した単一バス方式によるマル
チプロセッサシステムのIPL (イニシャルプログラ
ムロード)方式で、このマルチプロセッサシステムのオ
ンライン中に、上記補助記憶装置からのIPLを特定の
主プロセッサに対して行なう場合、そのデータ転送を、
その時の稼動中の主プロセッサの台数よ91回のデータ
転送量と転送間隔とを定めて時分的に分散して行なう。
上記マルチプロセッサシステムのオンライン系のものに
悪影響を与えることなく個別IPLを行なうものである
。
悪影響を与えることなく個別IPLを行なうものである
。
本発明はマルチプロセッサシステムIPL ((二シャ
ルプログラムロード)方式、さらに詳しく云えば、複数
の主プロセッサ、補助記憶装置を含む複数の偽装置およ
び上記主プロセッサ群の制御を行なう制御プロセッサを
単一バスによって結合した単一バス方式によるマルチプ
ロセッサシステムにおけるIPL方式に関する。
ルプログラムロード)方式、さらに詳しく云えば、複数
の主プロセッサ、補助記憶装置を含む複数の偽装置およ
び上記主プロセッサ群の制御を行なう制御プロセッサを
単一バスによって結合した単一バス方式によるマルチプ
ロセッサシステムにおけるIPL方式に関する。
オンラインで稼動しているマルチプロセッサシステムに
おいては、ハードウェアの故障等によシ特定のプロセッ
サだけが動作不能となることがあるが、このような場合
、システム全体としては、機能を縮退させるか、あるい
は他の正常なプロセッサにより機能の肩代シをさせるか
等によってオンライン状態の継続を図るのが一般的であ
る。そして上記動作不能となったプロセッサの故障部品
の交換修理を行なった後に、修理されたプロセッサを再
びシステムに組込む復旧処理を行なうが、このときもオ
ンラインの系を停止させることなく行なうことが一般的
であシ、立上げもプロセッサ個別のIPLによって行な
われる。
おいては、ハードウェアの故障等によシ特定のプロセッ
サだけが動作不能となることがあるが、このような場合
、システム全体としては、機能を縮退させるか、あるい
は他の正常なプロセッサにより機能の肩代シをさせるか
等によってオンライン状態の継続を図るのが一般的であ
る。そして上記動作不能となったプロセッサの故障部品
の交換修理を行なった後に、修理されたプロセッサを再
びシステムに組込む復旧処理を行なうが、このときもオ
ンラインの系を停止させることなく行なうことが一般的
であシ、立上げもプロセッサ個別のIPLによって行な
われる。
一方マルチプロセッサシステムの結合方式としては、単
純性、経済性および拡張性等の点で優れた単一バス方式
がよく用いられる。
純性、経済性および拡張性等の点で優れた単一バス方式
がよく用いられる。
単一バス方式では、単一バスに複数のプロセッサをはじ
めとして数種類のI/、装置が接続されるので、補助記
憶装置、例えばハードディスク装置にシステムポリニー
ムをセットしてIPLを行なうと、該ハードディスク装
置から膨大な量のデータが上記の単一バスを経てプロセ
ッサのプライベートメモリやシステムに共有なメモリに
対して転送されるため、上記システムバスは多大な負荷
を受ける。
めとして数種類のI/、装置が接続されるので、補助記
憶装置、例えばハードディスク装置にシステムポリニー
ムをセットしてIPLを行なうと、該ハードディスク装
置から膨大な量のデータが上記の単一バスを経てプロセ
ッサのプライベートメモリやシステムに共有なメモリに
対して転送されるため、上記システムバスは多大な負荷
を受ける。
システムが完全停止状態からの立上げにおいては、各プ
ロセッサに対しシーケンシャルにIPLを行えば、シス
テムバスに対する競合は起らないので問題はない。しか
し、上記のような復旧処理における立上げ時の個別IP
Lでは、オンラインの系がある頻度でシステムバスを使
用している友め、このよう′J状況下におけるデータ転
送は、システムバスの負荷オーバーをひき起し、他のバ
スマスタ(プロセッサまたは1局装置)からスレーブ装
置へのデータ転送を著しく遅らせることがある。
ロセッサに対しシーケンシャルにIPLを行えば、シス
テムバスに対する競合は起らないので問題はない。しか
し、上記のような復旧処理における立上げ時の個別IP
Lでは、オンラインの系がある頻度でシステムバスを使
用している友め、このよう′J状況下におけるデータ転
送は、システムバスの負荷オーバーをひき起し、他のバ
スマスタ(プロセッサまたは1局装置)からスレーブ装
置へのデータ転送を著しく遅らせることがある。
このことは、オンラインの系がリアルタイム処理を行な
う場合、システムにとっても重大な欠陥となシ、問題で
ある。
う場合、システムにとっても重大な欠陥となシ、問題で
ある。
上記の問題はシステムバスを2重化することによシ解決
されるが、2重化方式は、異常時において個別IPLに
使用するバスとオンラインの系が使用するバスとを別々
に分けることによって、IPLがオンライン系に悪影響
を及ぼさないようにするものである。しかし、この方式
ではバスに関連するハードウェアの量も2倍に増加する
ため、単一バス方式の利点である単純性、経済性が損な
われる。
されるが、2重化方式は、異常時において個別IPLに
使用するバスとオンラインの系が使用するバスとを別々
に分けることによって、IPLがオンライン系に悪影響
を及ぼさないようにするものである。しかし、この方式
ではバスに関連するハードウェアの量も2倍に増加する
ため、単一バス方式の利点である単純性、経済性が損な
われる。
上記のように、マルチプロセッサシステムIPL方式に
おいては、単一バス方式のシステムでは従来の技術によ
れば、異常時のIPLの場合プロセッサ、メモリおよび
1局装置との間のデータ転送を著しく遅らせオンライン
の系に悪影響を与えることがあるといった問題があシ、
またこの問題を解決する次め2重バス方式を採用すれば
バス関連のハードウェアの量が増加し単純性、経済性が
損なわれるといった問題がめった。
おいては、単一バス方式のシステムでは従来の技術によ
れば、異常時のIPLの場合プロセッサ、メモリおよび
1局装置との間のデータ転送を著しく遅らせオンライン
の系に悪影響を与えることがあるといった問題があシ、
またこの問題を解決する次め2重バス方式を採用すれば
バス関連のハードウェアの量が増加し単純性、経済性が
損なわれるといった問題がめった。
本発明は、上記の従来の技術の問題点を解決し、単一バ
ス方式によるマルチプロセッサシステムにおけるオンラ
イン中の個別IPLにおけるデータ転送を、上記マルチ
プロセッサの稼動中のプロセッサの台数に従って1回の
データ転送址および転送時間間隔を定めて時間的に分散
して行なうことによシ、オンラインの系に悪影響を与え
ることなく行なうことを目的とする。
ス方式によるマルチプロセッサシステムにおけるオンラ
イン中の個別IPLにおけるデータ転送を、上記マルチ
プロセッサの稼動中のプロセッサの台数に従って1回の
データ転送址および転送時間間隔を定めて時間的に分散
して行なうことによシ、オンラインの系に悪影響を与え
ることなく行なうことを目的とする。
本発明によれば、上記の問題点は、複数の主プロセッサ
、補助記憶装置を含む複数の偽装置および上記主プロセ
ッサ群の制御を行なう制御プロセッサを単一バスによっ
て結合した単一バス方式によるマルチプロセッサシステ
ムにおいて、上記正プロセッサの稼動中のものの台数ヲ
知る台数検知手段を具え、上記マルチプロセッサシステ
ムのオンライン中に、上記補助記憶装置からのIPL(
イニシャルプルグラムロード)を、特定の主プロセッサ
に対して行なう場合、上記台数検知手段を動作させて稼
動中の主プロ・セッサの台数を検知し、上記補助記憶装
@よりIPLを受ける主プロセッサへのデータ転送を、
上記の検知台数よりその1回のデータ転迭量と転送時間
間隔とを定めて時間的に分散して行なうマルチプロセッ
サシステムIPL方式によって解大される。
、補助記憶装置を含む複数の偽装置および上記主プロセ
ッサ群の制御を行なう制御プロセッサを単一バスによっ
て結合した単一バス方式によるマルチプロセッサシステ
ムにおいて、上記正プロセッサの稼動中のものの台数ヲ
知る台数検知手段を具え、上記マルチプロセッサシステ
ムのオンライン中に、上記補助記憶装置からのIPL(
イニシャルプルグラムロード)を、特定の主プロセッサ
に対して行なう場合、上記台数検知手段を動作させて稼
動中の主プロ・セッサの台数を検知し、上記補助記憶装
@よりIPLを受ける主プロセッサへのデータ転送を、
上記の検知台数よりその1回のデータ転迭量と転送時間
間隔とを定めて時間的に分散して行なうマルチプロセッ
サシステムIPL方式によって解大される。
以下、本発明の実施例を図面について説明する。
図は本発明のSA施流側ブロック図である。図において
、1−1.1−2.・・・・・・1−%は王プロセッサ
、2−1.2−2.・・・・・・2−%はそれぞれ王プ
ロセッサ1−115−1.3−2.・・・・・・3−?
Iは各主プロセッサ1−1.1−2・・・・・・1−%
のそれぞれのプライベートメモリ、4はシステムの共有
のメモリ、5は各主プロセッサ1−1.1−2・・・・
・・1−5のシステム制御(監視、起動、停止等)を担
当する制御プロセッサ、6はシステム登録できる最大の
主プロセッサ台数について、各主プロセッサの状態を格
納する主プロセッサ登録レジスタで制御プロセッサ5に
設けられたもの、7は単一のシステムバス、8−1 、
8−2 、8−3 、8−4 。
、1−1.1−2.・・・・・・1−%は王プロセッサ
、2−1.2−2.・・・・・・2−%はそれぞれ王プ
ロセッサ1−115−1.3−2.・・・・・・3−?
Iは各主プロセッサ1−1.1−2・・・・・・1−%
のそれぞれのプライベートメモリ、4はシステムの共有
のメモリ、5は各主プロセッサ1−1.1−2・・・・
・・1−5のシステム制御(監視、起動、停止等)を担
当する制御プロセッサ、6はシステム登録できる最大の
主プロセッサ台数について、各主プロセッサの状態を格
納する主プロセッサ登録レジスタで制御プロセッサ5に
設けられたもの、7は単一のシステムバス、8−1 、
8−2 、8−3 、8−4 。
8−5等は各17.装置のためのチャネル装置であシ、
以下、?−1.9−2は例えばハードディスク装置等の
補助記憶装置、/Oはコンソール装置、11はプリンタ
、12はプロセスデータの入出力を行なうコントローラ
、等のvO装置である。
以下、?−1.9−2は例えばハードディスク装置等の
補助記憶装置、/Oはコンソール装置、11はプリンタ
、12はプロセスデータの入出力を行なうコントローラ
、等のvO装置である。
この発明では図に示すように、マルチプロセッサシステ
ムを構成する各装置(主プロセッサ1−1゜1−2.・
・・・・・1−%l制御プロセッサ5.記憶装置4゜補
助記憶装置やその他Iろ装置(9−1,9−2,/O゜
11、12等)はバス7に接続されている。例えばコン
ソール装置/Oうるいは操作パネル13から与えられる
外部からの個別IPL指令は制御プロセッサ5を経由し
て該当主プロセッサ1−4(s=1.2・・・%)に伝
えられる。
ムを構成する各装置(主プロセッサ1−1゜1−2.・
・・・・・1−%l制御プロセッサ5.記憶装置4゜補
助記憶装置やその他Iろ装置(9−1,9−2,/O゜
11、12等)はバス7に接続されている。例えばコン
ソール装置/Oうるいは操作パネル13から与えられる
外部からの個別IPL指令は制御プロセッサ5を経由し
て該当主プロセッサ1−4(s=1.2・・・%)に伝
えられる。
個別IPLに際しては、まず制御プロセッサ5が、該当
する主プロセッサ、例えば1−1、に対してIPL指令
を送シ、該主プロセッサ1−1内のシステム制御プログ
ラム(通常はROMに格納されている)を起動する。
する主プロセッサ、例えば1−1、に対してIPL指令
を送シ、該主プロセッサ1−1内のシステム制御プログ
ラム(通常はROMに格納されている)を起動する。
今システムボリュームが例えば補助記憶装置であるハー
ドディスク装置9−1にセットされているとし、主プロ
セッサ1−4に対してIPL指令がくると、主プロセッ
サ1−一の中のシステム制御プログラムは制御プロセッ
サ5の内部にあるプロセッサ登録レジスタ6を走査する
ことによシ上記システム中において現在稼動中の主プロ
セッサの台数を知ることができる。ここで上記システム
Inプログラムは、イニシャルプログラムローダにその
値を渡すとともに制御を移す。
ドディスク装置9−1にセットされているとし、主プロ
セッサ1−4に対してIPL指令がくると、主プロセッ
サ1−一の中のシステム制御プログラムは制御プロセッ
サ5の内部にあるプロセッサ登録レジスタ6を走査する
ことによシ上記システム中において現在稼動中の主プロ
セッサの台数を知ることができる。ここで上記システム
Inプログラムは、イニシャルプログラムローダにその
値を渡すとともに制御を移す。
イニシャルプログラムローダは上記の台数の値が0のと
きは、シングルプロセッサシステムにおける立上げある
いはシステムの完全停止状態からの立上げとしてIPL
でのデータ転送、すなわちハードディスク装置9−1お
よび9−2から主プロセッサのプライベートメモリ3−
1するいは共有メモリ4へのプログラムデータ転送、を
ハードディスク装置9−1および9−2のそれぞれのチ
ャネル装置8−1および8−2が一度に転送できる最大
の速度でかつ隙間なく行なう。この場合システムバス7
は専有されるが支障はない。
きは、シングルプロセッサシステムにおける立上げある
いはシステムの完全停止状態からの立上げとしてIPL
でのデータ転送、すなわちハードディスク装置9−1お
よび9−2から主プロセッサのプライベートメモリ3−
1するいは共有メモリ4へのプログラムデータ転送、を
ハードディスク装置9−1および9−2のそれぞれのチ
ャネル装置8−1および8−2が一度に転送できる最大
の速度でかつ隙間なく行なう。この場合システムバス7
は専有されるが支障はない。
ところが上記の主プロセッサの稼動台数の値が1以上の
場合IPLによるシステムバス7の専有ヲ防ぐためIP
Lにおける大容蓋のデータを分割して、オンライン時の
主プロセッサに人出するデータの間隙に時間的に分散し
て転送するようにした。しかもチャネル装置19−1.
9−2に要求する物理的な転送単位d1%(KB)は、
主プロセッサの稼動台数の値が増えるにつれて小さく、
また上記転送単位の転送要求時間間隔t%C8)を大き
くとるようにする。稼動台数よシ上記2つのパラメータ
を決定するためのアルゴリズムはいくつか考えられるが
、例えば以下のようにすることができる。
場合IPLによるシステムバス7の専有ヲ防ぐためIP
Lにおける大容蓋のデータを分割して、オンライン時の
主プロセッサに人出するデータの間隙に時間的に分散し
て転送するようにした。しかもチャネル装置19−1.
9−2に要求する物理的な転送単位d1%(KB)は、
主プロセッサの稼動台数の値が増えるにつれて小さく、
また上記転送単位の転送要求時間間隔t%C8)を大き
くとるようにする。稼動台数よシ上記2つのパラメータ
を決定するためのアルゴリズムはいくつか考えられるが
、例えば以下のようにすることができる。
稼動台数を惰とし、オンライン時の主プロセッサ1台か
らハードディスク装置9−1.9−2に対して要求する
データ長をdm (K J? ) 、セしてノ・−ドブ
イスクチャネル装置8−1.8−2から主プロセッサの
プライベートメモリ5−1.3−2.・・・・・・3−
%に転送する際の平均速度をνa(KE/S)とすると
1.1. = k dm/− trn : d毒×m/′−6 となる。
らハードディスク装置9−1.9−2に対して要求する
データ長をdm (K J? ) 、セしてノ・−ドブ
イスクチャネル装置8−1.8−2から主プロセッサの
プライベートメモリ5−1.3−2.・・・・・・3−
%に転送する際の平均速度をνa(KE/S)とすると
1.1. = k dm/− trn : d毒×m/′−6 となる。
軸、dmは通常既知の値となってお夛、その値とd慣=
32KB2gα=6aaxE/sとし、kは1よシ小さ
い正の係数で任意に選定し得るもので、またオンライン
時の主プロセッサ1台からノ・−ドディスク装置に対し
て要求するデータ長dfl&のηを上記転送単位d%(
k = ’A )に割シ当てるものとすればム=1へ(
KB) tm ” 75渇C5) となる。
32KB2gα=6aaxE/sとし、kは1よシ小さ
い正の係数で任意に選定し得るもので、またオンライン
時の主プロセッサ1台からノ・−ドディスク装置に対し
て要求するデータ長dfl&のηを上記転送単位d%(
k = ’A )に割シ当てるものとすればム=1へ(
KB) tm ” 75渇C5) となる。
よって悔〉1ではIPLが要求するデータ長りのデータ
転送方式は上記の式から求められたd%、を惰からつぎ
のように行なわれる。
転送方式は上記の式から求められたd%、を惰からつぎ
のように行なわれる。
D<d%の場合、上記転送単位dsの転送を行なう。1
回の転送でIPLは完了する。
回の転送でIPLは完了する。
D>dnの場合、まづ上記の1転送単位ムの転送を行な
い、その後、該当主プロセッサ内部にあるタイマレジス
タ2−j(<=L2・・・・・・1@)にtmをセット
し、上記転送に関与し九チャネル装置を開放して、待ち
ループに入る。そしてタイマレジスタ2−sに格納した
時間すなわち一秒経過後タイマからの割込みによシ次の
転送を開始する。以下この処理を繰シ返えし、上記のデ
ータ長りのIPLデータを転送する。
い、その後、該当主プロセッサ内部にあるタイマレジス
タ2−j(<=L2・・・・・・1@)にtmをセット
し、上記転送に関与し九チャネル装置を開放して、待ち
ループに入る。そしてタイマレジスタ2−sに格納した
時間すなわち一秒経過後タイマからの割込みによシ次の
転送を開始する。以下この処理を繰シ返えし、上記のデ
ータ長りのIPLデータを転送する。
以上本発明の一実施例を説明したが本発明は上記実施例
に限定されるものではなく、種々の変形が可能である。
に限定されるものではなく、種々の変形が可能である。
本発明は上記のように構成され、単一バス方式のマルチ
プロセッサシステムにおいて主プロセッサ個別のIPL
を行なう場合、例えば上記マルチプロセッサシステムが
稼動中に故障した1個の主プロセッサが回復し、回復し
友該主プロセッサを立上げるtめに該主プロセッサに対
し個別のIPLを行なう場合、本発明によればIPLに
おける大容量のデータを分割してオンライン時の主プロ
セッサに人出するデータの間隙に、時間的に分散してI
PLを行々う工うにしたので、IPLにおける大容ft
(7) データ転送が、システムバス(単一バス)に
対する急激な負荷となってオンライン系のシステムに悪
影響を与えることを回避し得る効果がある。
プロセッサシステムにおいて主プロセッサ個別のIPL
を行なう場合、例えば上記マルチプロセッサシステムが
稼動中に故障した1個の主プロセッサが回復し、回復し
友該主プロセッサを立上げるtめに該主プロセッサに対
し個別のIPLを行なう場合、本発明によればIPLに
おける大容量のデータを分割してオンライン時の主プロ
セッサに人出するデータの間隙に、時間的に分散してI
PLを行々う工うにしたので、IPLにおける大容ft
(7) データ転送が、システムバス(単一バス)に
対する急激な負荷となってオンライン系のシステムに悪
影響を与えることを回避し得る効果がある。
なお、本発明によればIPLにおける大容量のデータ転
送を処理するコスト高な専用バスを用いる必要がなく、
単一バス方式の単純性、経済性、拡張性等の長所を保持
し得る利点がある。
送を処理するコスト高な専用バスを用いる必要がなく、
単一バス方式の単純性、経済性、拡張性等の長所を保持
し得る利点がある。
図は本発明の実施例のブロック図である。
1−t、1−2〜1−%・・・主プロセッサ2−1.2
−2〜2−%・・・タイマレジスタ3−1.3−2〜3
−%・・・プライベートメモリ4・・・共有メモリ 5・・・制御プロセッサ 6・・・主プロセッサ登録レジスタ 7…システムバス 8−1 、8−2 、8−5 、8−4 、8−5・・
・チャ坏ル装置9−1.9−2・・・補助記憶装置とし
でのノ・−ドディスク装置 /O・・・コンソール装置 11・・・プリンタ 12・・・プロセス入出力コントローラ13・・・操作
パネル 117h”出願人 富士電機株式会社 (外1名) 代理人弁理士 玉 蟲 久 五 部 (外2名)
−2〜2−%・・・タイマレジスタ3−1.3−2〜3
−%・・・プライベートメモリ4・・・共有メモリ 5・・・制御プロセッサ 6・・・主プロセッサ登録レジスタ 7…システムバス 8−1 、8−2 、8−5 、8−4 、8−5・・
・チャ坏ル装置9−1.9−2・・・補助記憶装置とし
でのノ・−ドディスク装置 /O・・・コンソール装置 11・・・プリンタ 12・・・プロセス入出力コントローラ13・・・操作
パネル 117h”出願人 富士電機株式会社 (外1名) 代理人弁理士 玉 蟲 久 五 部 (外2名)
Claims (1)
- 【特許請求の範囲】 複数の主プロセッサ、補助記憶装置を含む複数のI/O
装置および上記主プロセッサ群の制御を行なう制御プロ
セッサを単一バスによって結合した単一バス方式による
マルチプロセッサシステムにおいて、 上記主プロセッサの稼動中のものの台数を知る台数検知
手段を具え、 上記マルチプロセッサシステムのオンライン中に、上記
補助記憶装置からのIPL(イニシャルプログラムロー
ド)を、特定の主プロセッサに対して行なう場合、上記
台数検知手段を動作させて稼動中の主プロセッサの台数
を検知し、上記補助記憶装置よりIPLを受ける主プロ
セッサへのデータ転送を、上記の検知台数よりその1回
のデータ転送量と転送時間間隔とを定めて時間的に分散
して行なうことを特徴とするマルチプロセッサシステム
IPL方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27693986A JPS63131258A (ja) | 1986-11-20 | 1986-11-20 | マルチプロセツサシステムipl方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27693986A JPS63131258A (ja) | 1986-11-20 | 1986-11-20 | マルチプロセツサシステムipl方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63131258A true JPS63131258A (ja) | 1988-06-03 |
JPH0543144B2 JPH0543144B2 (ja) | 1993-06-30 |
Family
ID=17576511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27693986A Granted JPS63131258A (ja) | 1986-11-20 | 1986-11-20 | マルチプロセツサシステムipl方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63131258A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04268662A (ja) * | 1990-11-30 | 1992-09-24 | Hyundai Electron Ind Co Ltd | マルチupuを備えたトレラントシステム及び其の制御方法 |
US7524066B2 (en) | 2002-12-20 | 2009-04-28 | Casio Computer Co., Ltd. | Projection device projection system, and image obtainment method |
-
1986
- 1986-11-20 JP JP27693986A patent/JPS63131258A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04268662A (ja) * | 1990-11-30 | 1992-09-24 | Hyundai Electron Ind Co Ltd | マルチupuを備えたトレラントシステム及び其の制御方法 |
US7524066B2 (en) | 2002-12-20 | 2009-04-28 | Casio Computer Co., Ltd. | Projection device projection system, and image obtainment method |
Also Published As
Publication number | Publication date |
---|---|
JPH0543144B2 (ja) | 1993-06-30 |
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